JP2932776B2 - Ｃｍｏｓ−ｌｓｉのセルのレイアウト方法 - Google Patents
Ｃｍｏｓ−ｌｓｉのセルのレイアウト方法Info
- Publication number
- JP2932776B2 JP2932776B2 JP3213399A JP21339991A JP2932776B2 JP 2932776 B2 JP2932776 B2 JP 2932776B2 JP 3213399 A JP3213399 A JP 3213399A JP 21339991 A JP21339991 A JP 21339991A JP 2932776 B2 JP2932776 B2 JP 2932776B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- input
- cells
- level
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、計算機処理により論理
セルの配置及びセル間配線をするＣＭＯＳ−ＬＳＩのセ
ルのレイアウト方法に関する。
セルの配置及びセル間配線をするＣＭＯＳ−ＬＳＩのセ
ルのレイアウト方法に関する。
【０００２】
【従来の技術】従来の計算機処理により論理セルの配置
及びセル間配線をするＣＭＯＳ−ＬＳＩのセルのレイア
ウト方法において、図２（ａ）は入力”Ｈ”レベル固定
用セルであり、図２（ｂ）は入力”Ｌ”レベル固定用セ
ルである。その配置は、図２（ｃ），図２（ｄ）の如き
であった。すなわち、図２（ｃ），図２（ｄ）におい
て、１ａは入力”Ｈ”レベル固定用セル、１ｂは入力”
Ｌ”レベル固定用セル、２ａは入力”Ｈ”レベルの固定
が必要なセル、２ｂは入力”Ｌ”レベルの固定が必要な
セル、３は論理セルのセル列、４はセル間の配線領域で
ある。
及びセル間配線をするＣＭＯＳ−ＬＳＩのセルのレイア
ウト方法において、図２（ａ）は入力”Ｈ”レベル固定
用セルであり、図２（ｂ）は入力”Ｌ”レベル固定用セ
ルである。その配置は、図２（ｃ），図２（ｄ）の如き
であった。すなわち、図２（ｃ），図２（ｄ）におい
て、１ａは入力”Ｈ”レベル固定用セル、１ｂは入力”
Ｌ”レベル固定用セル、２ａは入力”Ｈ”レベルの固定
が必要なセル、２ｂは入力”Ｌ”レベルの固定が必要な
セル、３は論理セルのセル列、４はセル間の配線領域で
ある。
【０００３】入力レベル固定用セルは、セルの接続関係
を示すデータ（ネットリスト）により、図２（ｃ）の様
に、１つの入力レベル固定用セル１ａ、又は１ｂに多数
の論理セルが接続されたり、図２（ｄ）の様に、入力レ
ベル固定用セル１ａ、又は１ｂが多数散在したりする場
合がある。
を示すデータ（ネットリスト）により、図２（ｃ）の様
に、１つの入力レベル固定用セル１ａ、又は１ｂに多数
の論理セルが接続されたり、図２（ｄ）の様に、入力レ
ベル固定用セル１ａ、又は１ｂが多数散在したりする場
合がある。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来技
術において、図２（ｃ）の場合、入力レベル固定用セル
の能力不足による動作不安定や、入力レベル固定用セル
に接続されている論理セルの適正配置の障害になるとい
う問題点がある。又、図２（ｄ）の場合、入力レベル固
定用セルが必要以上に多数散在し、チップ面積を無駄に
するという問題点がある。
術において、図２（ｃ）の場合、入力レベル固定用セル
の能力不足による動作不安定や、入力レベル固定用セル
に接続されている論理セルの適正配置の障害になるとい
う問題点がある。又、図２（ｄ）の場合、入力レベル固
定用セルが必要以上に多数散在し、チップ面積を無駄に
するという問題点がある。
【０００５】本発明は、このような問題点を解決するも
ので、その目的は、入力レベル固定用セルの適正配置を
最小のセル面積で行うＣＭＯＳ−ＬＳＩのセルのレイア
ウト方法を提供することにある。
ので、その目的は、入力レベル固定用セルの適正配置を
最小のセル面積で行うＣＭＯＳ−ＬＳＩのセルのレイア
ウト方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＣＭＯＳ−ＬＳ
Ｉのセルのレイアウト方法は、入力又は出力端子が上下
２方向に、電源端子が左右２方向に引き出される論理セ
ルにより構成されるセル列を複数含み、計算機処理によ
り論理セルの配置及びセル間配線をするＣＭＯＳ−ＬＳ
Ｉにおいて、論理セルと入力レベル固定用セルとの接続
を解除する様にネットリストを変更した後、論理セルを
配置し、セル列各列に１個の入力”Ｈ”及び”Ｌ”レベ
ル固定用セルを配置し、入力”Ｈ”及び”Ｌ”レベル固
定用セルと、同じセル列内の入力レベル固定が必要な論
理セルとを接続する様にネットリストを変更した後、セ
ル間配線を行うことを特徴とする。
Ｉのセルのレイアウト方法は、入力又は出力端子が上下
２方向に、電源端子が左右２方向に引き出される論理セ
ルにより構成されるセル列を複数含み、計算機処理によ
り論理セルの配置及びセル間配線をするＣＭＯＳ−ＬＳ
Ｉにおいて、論理セルと入力レベル固定用セルとの接続
を解除する様にネットリストを変更した後、論理セルを
配置し、セル列各列に１個の入力”Ｈ”及び”Ｌ”レベ
ル固定用セルを配置し、入力”Ｈ”及び”Ｌ”レベル固
定用セルと、同じセル列内の入力レベル固定が必要な論
理セルとを接続する様にネットリストを変更した後、セ
ル間配線を行うことを特徴とする。
【０００７】
【実施例】図１（ａ）、図１（ｂ）、図１（ｃ）は、本
発明の実施例を示す図である。すなわち、図１（ａ）
は、入力”Ｈ”及び”Ｌ”レベル固定用セルの回路を示
す図であり、このセルの大きさは、ＣＭＯＳ−ＬＳＩの
場合、入力”Ｈ”レベル固定用セル又は、入力”Ｌ”レ
ベル固定用セルと同じである。図１（ｂ）は計算機処理
フロー図であり、１１はネットリスト、１２はセル配置
用ネットリスト、１３はセル配置データ、１４は配線用
ネットリスト、１５は配置配線後のレイアウトデータ、
２１は論理セルと入力レベル固定用セルとの接続を解除
するネットリスト変換処理、２２は論理セル配置処理、
２３は論理セルと入力”Ｈ”及び”Ｌ”レベル固定用セ
ルとの接続をするネットリスト変換処理、２４は論理セ
ル間の配線処理である。又、図１（ｃ）はセルの配置配
線後の概略図であり、１は入力”Ｈ”及び”Ｌ”レベル
固定用セル、２ａは入力”Ｈ”レベルの固定が必要なセ
ル、２ｂは入力”Ｌ”レベルの固定が必要なセル、３は
論理セルのセル列、４はセル間の配線領域である。
発明の実施例を示す図である。すなわち、図１（ａ）
は、入力”Ｈ”及び”Ｌ”レベル固定用セルの回路を示
す図であり、このセルの大きさは、ＣＭＯＳ−ＬＳＩの
場合、入力”Ｈ”レベル固定用セル又は、入力”Ｌ”レ
ベル固定用セルと同じである。図１（ｂ）は計算機処理
フロー図であり、１１はネットリスト、１２はセル配置
用ネットリスト、１３はセル配置データ、１４は配線用
ネットリスト、１５は配置配線後のレイアウトデータ、
２１は論理セルと入力レベル固定用セルとの接続を解除
するネットリスト変換処理、２２は論理セル配置処理、
２３は論理セルと入力”Ｈ”及び”Ｌ”レベル固定用セ
ルとの接続をするネットリスト変換処理、２４は論理セ
ル間の配線処理である。又、図１（ｃ）はセルの配置配
線後の概略図であり、１は入力”Ｈ”及び”Ｌ”レベル
固定用セル、２ａは入力”Ｈ”レベルの固定が必要なセ
ル、２ｂは入力”Ｌ”レベルの固定が必要なセル、３は
論理セルのセル列、４はセル間の配線領域である。
【０００８】ここで、ネットリスト１１は従来技術で用
いるネットリストと同じであり、このネットリスト１１
を入力として、論理セルと入力レベル固定用セルとの接
続を解除するネットリスト変換処理２１を実行し、セル
配置用ネットリスト１２を得る。次に、このセル配置用
ネットリスト１２に基づき、論理セル配置処理２２を実
行し、セル配置データ１３を得る。次に、セル配置用ネ
ットリスト１２を入力として、セル配置データ１３に従
い、セル列各列に１個の入力”Ｈ”及び”Ｌ”レベル固
定用セル１を配置し、入力”Ｈ”及び”Ｌ”レベル固定
用セル１と同じセル列内又は、隣接セル列内の入力レベ
ル固定が必要な論理セルとを接続する様に、ネットリス
ト変換処理２３を実行し、配線用ネットリスト１４を得
る。最後に、配線用ネットリスト１４に基づいて、論理
セル間の配線処理２４を実行し、セル列各列に１個の入
力”Ｈ”及び”Ｌ”レベル固定用セル１を配置された配
置配線後レイアウトデータ１５が得られる。
いるネットリストと同じであり、このネットリスト１１
を入力として、論理セルと入力レベル固定用セルとの接
続を解除するネットリスト変換処理２１を実行し、セル
配置用ネットリスト１２を得る。次に、このセル配置用
ネットリスト１２に基づき、論理セル配置処理２２を実
行し、セル配置データ１３を得る。次に、セル配置用ネ
ットリスト１２を入力として、セル配置データ１３に従
い、セル列各列に１個の入力”Ｈ”及び”Ｌ”レベル固
定用セル１を配置し、入力”Ｈ”及び”Ｌ”レベル固定
用セル１と同じセル列内又は、隣接セル列内の入力レベ
ル固定が必要な論理セルとを接続する様に、ネットリス
ト変換処理２３を実行し、配線用ネットリスト１４を得
る。最後に、配線用ネットリスト１４に基づいて、論理
セル間の配線処理２４を実行し、セル列各列に１個の入
力”Ｈ”及び”Ｌ”レベル固定用セル１を配置された配
置配線後レイアウトデータ１５が得られる。
【０００９】
【発明の効果】以上、述べた様に本発明によれば、入力
又は出力端子が上下２方向に、電源端子が左右２方向に
引き出される論理セルにより構成されるセル列を複数含
み、計算機処理により論理セルの配置及びセル間配線を
するＣＭＯＳ−ＬＳＩにおいて、論理セルと入力レベル
固定用セルとの接続を解除する様にネットリストを変更
した後、論理セルを配置し、セル列各列に１個の入力”
Ｈ”及び”Ｌ”レベル固定用セルを配置し、入力”Ｈ”
及び”Ｌ”レベル固定用セルと、同じセル列内の入力レ
ベル固定が必要な論理セルとを接続する様にネットリス
トを変更した後、セル間配線を行うことにより、セル面
積の小さい入力レベル固定用セルと、その適正配置がな
されたＣＭＯＳ−ＬＳＩのセルのレイアウト方法が得ら
れる。
又は出力端子が上下２方向に、電源端子が左右２方向に
引き出される論理セルにより構成されるセル列を複数含
み、計算機処理により論理セルの配置及びセル間配線を
するＣＭＯＳ−ＬＳＩにおいて、論理セルと入力レベル
固定用セルとの接続を解除する様にネットリストを変更
した後、論理セルを配置し、セル列各列に１個の入力”
Ｈ”及び”Ｌ”レベル固定用セルを配置し、入力”Ｈ”
及び”Ｌ”レベル固定用セルと、同じセル列内の入力レ
ベル固定が必要な論理セルとを接続する様にネットリス
トを変更した後、セル間配線を行うことにより、セル面
積の小さい入力レベル固定用セルと、その適正配置がな
されたＣＭＯＳ−ＬＳＩのセルのレイアウト方法が得ら
れる。
【図１】本発明のＣＭＯＳ−ＬＳＩのセルのレイアウト
方法の実施例を示す図。
方法の実施例を示す図。
【図２】従来例を示す図。
１ ・・・入力”Ｈ”及び”Ｌ”レベル固定用セル １ａ・・・入力”Ｈ”レベル固定用セル １ｂ・・・入力”Ｌ”レベル固定用セル ２ａ・・・入力”Ｈ”レベルの固定が必要なセル ２ｂ・・・入力”Ｌ”レベルの固定が必要なセル ３ ・・・論理セルのセル列 ４ ・・・セル間の配線領域 １１・・・ネットリスト １２・・・セル配置用ネットリスト １３・・・セル配置データ １４・・・配線用ネットリスト １５・・・配置配線後のレイアウトデータ ２１・・・論理セルと入力レベル固定用セルとの接続を
解除するネットリスト変換処理 ２２・・・論理セル配置処理 ２３・・・論理セルと入力”Ｈ”及び”Ｌ”レベル固定
用セルとの接続をするネットリスト変換処理 ２４・・・論理セル間の配線処理
解除するネットリスト変換処理 ２２・・・論理セル配置処理 ２３・・・論理セルと入力”Ｈ”及び”Ｌ”レベル固定
用セルとの接続をするネットリスト変換処理 ２４・・・論理セル間の配線処理
Claims (1)
- 【請求項１】入力又は出力端子が上下２方向に、電源端
子が左右２方向に引き出される論理セルにより構成され
るセル列を複数含み、計算機処理により前記論理セルの
配置及びセル間配線をするＣＭＯＳ−ＬＳＩにおいて、
前記セル列に、各列１個の入力”Ｈ”及び”Ｌ”レベル
固定用セルを配置することを特徴とするＣＭＯＳ−ＬＳ
Ｉのセルのレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213399A JP2932776B2 (ja) | 1991-08-26 | 1991-08-26 | Ｃｍｏｓ−ｌｓｉのセルのレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213399A JP2932776B2 (ja) | 1991-08-26 | 1991-08-26 | Ｃｍｏｓ−ｌｓｉのセルのレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555375A JPH0555375A (ja) | 1993-03-05 |
| JP2932776B2 true JP2932776B2 (ja) | 1999-08-09 |
Family
ID=16638574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3213399A Expired - Fee Related JP2932776B2 (ja) | 1991-08-26 | 1991-08-26 | Ｃｍｏｓ−ｌｓｉのセルのレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932776B2 (ja) |
-
1991
- 1991-08-26 JP JP3213399A patent/JP2932776B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555375A (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04216175A (ja) | 半導体集積回路のモジュールセル生成装置 | |
| JP2932776B2 (ja) | Ｃｍｏｓ−ｌｓｉのセルのレイアウト方法 | |
| EP0458244A2 (en) | Cell library method for semiconductor integrated circuit design | |
| JP2001044284A (ja) | 半導体装置の設計方法 | |
| JP2664465B2 (ja) | 半導体装置のセル配置方法 | |
| US8593818B2 (en) | Network on chip building bricks | |
| JPS6236303Y2 (ja) | ||
| JPH04127556A (ja) | 半導体集積回路 | |
| JPH0475365A (ja) | 集積回路のセルのレイアウト方法 | |
| JPH04196474A (ja) | 集積回路のセルのレイアウト方法 | |
| JPS59175747A (ja) | 半導体集積回路 | |
| JPS62273751A (ja) | 集積回路 | |
| JP2667274B2 (ja) | スタンダードセルチップの開発支援装置 | |
| JP2671537B2 (ja) | 半導体集積回路 | |
| JPS62122145A (ja) | マスタスライス方式ｌｓｉ | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JP2707705B2 (ja) | マスタースライス方式の半導体集積装置 | |
| JPH03204959A (ja) | 半導体集積回路装置 | |
| JP2972719B2 (ja) | 半導体集積回路装置及びその配置方法 | |
| JP3115743B2 (ja) | Ｌｓｉ自動レイアウト方法 | |
| JPH04360554A (ja) | 半導体集積回路装置 | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 | |
| JPS6233441A (ja) | 半導体集積回路 | |
| JPH0831580B2 (ja) | 集積回路の配置設計方法 | |
| JPS6378549A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |