JPS59175747A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59175747A JPS59175747A JP5122583A JP5122583A JPS59175747A JP S59175747 A JPS59175747 A JP S59175747A JP 5122583 A JP5122583 A JP 5122583A JP 5122583 A JP5122583 A JP 5122583A JP S59175747 A JPS59175747 A JP S59175747A
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- JP
- Japan
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- cell
- wiring
- divided
- arrays
- array
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000003491 array Methods 0.000 claims abstract description 13
- 239000000872 buffer Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特にマスタースライス
方式の半導体集積回路に関する。
方式の半導体集積回路に関する。
従来、多品種少量生産の大規模集積回路（以下ＬＳＩと
記す）に対して設計及び生理の工数削減Ｏためにマスタ
ースライス方式と呼ばれる方式が使用されている。
記す）に対して設計及び生理の工数削減Ｏためにマスタ
ースライス方式と呼ばれる方式が使用されている。
第１図は従来のマスタースライスの一例のセル配置を示
す平面図である。
す平面図である。
半導体基板には、半導体素子を組合せである機能ゲート
を実現できるセルｌが規則性をもって配置されていて、
セル列２を構成し、セル間を接続するためにセル列間に
セル間配線領域３が規則性をもって配置されている。そ
の他人出力バッ７アー機能を有するＩ１０バッファ群４
とチップ端子群がチップ周辺に配置されている。この様
に、セル配置、セル間配線領域の規則性は、レイアウト
用ＣＡＤシステムに向いている。
を実現できるセルｌが規則性をもって配置されていて、
セル列２を構成し、セル間を接続するためにセル列間に
セル間配線領域３が規則性をもって配置されている。そ
の他人出力バッ７アー機能を有するＩ１０バッファ群４
とチップ端子群がチップ周辺に配置されている。この様
に、セル配置、セル間配線領域の規則性は、レイアウト
用ＣＡＤシステムに向いている。
レイアウト用ＣＡＤシステムは、信頼度の高いＬＳＩを
短期間に、低コストで設計するためには不可決である。
短期間に、低コストで設計するためには不可決である。
この様なシステム全利用する為にも、マスタースライス
方式ＬＳＩのセル配置、セル間配線領域の規則性はレイ
アウト用ＣＡＤシステムを利用する為にも必要である。
方式ＬＳＩのセル配置、セル間配線領域の規則性はレイ
アウト用ＣＡＤシステムを利用する為にも必要である。
レイアウト用ＣＡＤシステムをマスタースライス方式Ｌ
ＳＩと関連させて説明する。
ＳＩと関連させて説明する。
マスタースライス方式ＬＳＩでは、下地マスクは共通で
上地マスクと呼ばれる配線工程以降のマスク変更によっ
て個別品種設計を行なう。下地の設計は、第１図に示す
ように規則性をもって配置される。上地の設計について
述べると、基本的な論理機能（以下ブロックと呼ぶ）は
セル内配線によシ設計し、ブロックライブラリーとして
登録しておき、与えられた論理回路をブロックライブラ
リーのブロックを用いて表わし、そのブロックをチップ
上のセルに割当てる。次にブロック間の信号線の経路を
決める。
上地マスクと呼ばれる配線工程以降のマスク変更によっ
て個別品種設計を行なう。下地の設計は、第１図に示す
ように規則性をもって配置される。上地の設計について
述べると、基本的な論理機能（以下ブロックと呼ぶ）は
セル内配線によシ設計し、ブロックライブラリーとして
登録しておき、与えられた論理回路をブロックライブラ
リーのブロックを用いて表わし、そのブロックをチップ
上のセルに割当てる。次にブロック間の信号線の経路を
決める。
この様に、レイアウト用ＣＡＤシステムヲ用いて配置、
配線を行うが、この自動配置、配線問題はセル数・ブロ
ック数の増大、信号配線数の増大の為に、コンビーータ
計算時間は急激に増えて来て、実用上問題となっている
。−例を示すと、レイアウト用ＣＡＤンステムのブロッ
クの配置、信号線の配線についてのコンピュータ実行時
間ＨはＣＡＤのプログラムソフトによって異なるが、Ｈ
＝（（配線ブロック数）１．４ ＋ （ネット数）”）
ｘＡ・・・・・・（１） Ａ：定数 と表わされる例がある。
配線を行うが、この自動配置、配線問題はセル数・ブロ
ック数の増大、信号配線数の増大の為に、コンビーータ
計算時間は急激に増えて来て、実用上問題となっている
。−例を示すと、レイアウト用ＣＡＤンステムのブロッ
クの配置、信号線の配線についてのコンピュータ実行時
間ＨはＣＡＤのプログラムソフトによって異なるが、Ｈ
＝（（配線ブロック数）１．４ ＋ （ネット数）”）
ｘＡ・・・・・・（１） Ａ：定数 と表わされる例がある。
第２図はブロック数及びネット数を関数としたレイアウ
ト用ＣＡＤシステムのコンピュータ実行時間を示す図で
ある。
ト用ＣＡＤシステムのコンピュータ実行時間を示す図で
ある。
図で２１はブロック数、２２Ｉ″ｉネツト数に対するコ
ンピータ実行時間を示し、（Ｉ）式から求めたものであ
る。
ンピータ実行時間を示し、（Ｉ）式から求めたものであ
る。
今、配置ブロック数全１０００個、ネット数を３０００
本とした場合、（１）式にょシ計算をすると、Ｆｌ＝４
８９８ＯＡ （時間ンとなる。また、配置ブロック２０
００ブロツク、ネット数６０００本ではＨ−１２３４０
７ＡＣ時間）となる。これらの実際的な時間は数時間の
オーダとなる。この様に配置ブロック数、ネット数の増
大は、コンピュータの計算時間が大きくなシ実用上問題
となってくる。実際、セミカスタム方式ＬＳＩのセルは
増大傾向にあシ１万セル以上のものまで開発されていて
、配置されるべきブロック数もこれに対応して増える。
本とした場合、（１）式にょシ計算をすると、Ｆｌ＝４
８９８ＯＡ （時間ンとなる。また、配置ブロック２０
００ブロツク、ネット数６０００本ではＨ−１２３４０
７ＡＣ時間）となる。これらの実際的な時間は数時間の
オーダとなる。この様に配置ブロック数、ネット数の増
大は、コンピュータの計算時間が大きくなシ実用上問題
となってくる。実際、セミカスタム方式ＬＳＩのセルは
増大傾向にあシ１万セル以上のものまで開発されていて
、配置されるべきブロック数もこれに対応して増える。
平均２セル１ブロツクで５０００ブロツク、１ブロツク
に３本の信号端子があるとして１５０００ネツトとなる
。又、平均４セル１ブロツクで２５００ブロツク、ｌブ
ロック３本の端子があるとして７５００ネツトとなる。
に３本の信号端子があるとして１５０００ネツトとなる
。又、平均４セル１ブロツクで２５００ブロツク、ｌブ
ロック３本の端子があるとして７５００ネツトとなる。
そうすると（１）式によってコンピュータ実行時間は指
数関数的に増大し、他の業務にも支障を来たすという欠
点を生ずる。
数関数的に増大し、他の業務にも支障を来たすという欠
点を生ずる。
本発明は上記欠点を除去し、セル配置、セル間配線領域
の配置を改良し、設計時におけるコンピュータ実行時間
を低減できるマスタースライス方式の半導体集積回路を
提供するものである。
の配置を改良し、設計時におけるコンピュータ実行時間
を低減できるマスタースライス方式の半導体集積回路を
提供するものである。
本発明の半導体集積回路は、複数個の半導体素子を組合
せである機能を実現するセルを列に配置したセル列と前
記セル間の配線を行うセル間配線領域とを１組とする組
を複数組部べて構成される集合体を１分割アレイとし、
該分割アレイを複数個と、該分割アレイ間の配線を伎う
分割アレイ間配線領域を複数個と、工１０バッファ群と
、前記分割プレイと前記Ｉ１０バッファ群とを接続する
配線領域とを一つの半導体基板に設けることにより構成
される。
せである機能を実現するセルを列に配置したセル列と前
記セル間の配線を行うセル間配線領域とを１組とする組
を複数組部べて構成される集合体を１分割アレイとし、
該分割アレイを複数個と、該分割アレイ間の配線を伎う
分割アレイ間配線領域を複数個と、工１０バッファ群と
、前記分割プレイと前記Ｉ１０バッファ群とを接続する
配線領域とを一つの半導体基板に設けることにより構成
される。
本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例の平面図である。
セルｌが列に配列されたセル列２とセル列２に隣接させ
て設けたセル間配線領域３とを１組とし、この組を複数
組配置して一つの分割アレイ７を構成する。分割アレイ
７を複数個と分割アレイ７間を配線するだめの分割アレ
イ配線領域６を図のように配置する。更に、分割アレイ
７とＩ１０バッファ群４とを接続する配線領域５を設け
てマスタースライス方式のＬＳＩとする。
て設けたセル間配線領域３とを１組とし、この組を複数
組配置して一つの分割アレイ７を構成する。分割アレイ
７を複数個と分割アレイ７間を配線するだめの分割アレ
イ配線領域６を図のように配置する。更に、分割アレイ
７とＩ１０バッファ群４とを接続する配線領域５を設け
てマスタースライス方式のＬＳＩとする。
設計に際して、分割アレイ７には他の分割アレイ７又は
Ｉ、１０バッファ群４への信号の配線端子を仮想的に設
ける。これを仮想端子と呼ぶ。仮想端子は″コンピュー
タ使用の設計時に仮想するものであシ実在しない。又、
分割アレイの仮想端子と他の分割アレイの仮想端子とを
配線する配線領域を必要チャンネル分だけ設け、分割ア
レイの仮想端子とＩ１０バッファ群４の信号端子とを配
線する。
Ｉ、１０バッファ群４への信号の配線端子を仮想的に設
ける。これを仮想端子と呼ぶ。仮想端子は″コンピュー
タ使用の設計時に仮想するものであシ実在しない。又、
分割アレイの仮想端子と他の分割アレイの仮想端子とを
配線する配線領域を必要チャンネル分だけ設け、分割ア
レイの仮想端子とＩ１０バッファ群４の信号端子とを配
線する。
この様に、セル構造、セル間配線領域を分割して処理を
行ない、最終的には、また元の状態に戻す処理を行なう
。この様な分割処理を行なうことにより、コンピュータ
実行時ｍ］は大幅に低減が可能となる。例えば、ブロッ
ク数１０００個、ネットａ３０００本全４分割してレイ
アウト用ＣＡＤシステムを実行したときのコンピュータ
実行時間は３０９６１Ａ（時間）で、一括処理の６３％
の時間で済む。又、ブロック数２０００．ネット数６０
００本を４分割したときのそのコンピータ実行時ｌ１４
Ｊは５７８４’７Ａ（時間）で、一括処理の４７％とな
る。
行ない、最終的には、また元の状態に戻す処理を行なう
。この様な分割処理を行なうことにより、コンピュータ
実行時ｍ］は大幅に低減が可能となる。例えば、ブロッ
ク数１０００個、ネットａ３０００本全４分割してレイ
アウト用ＣＡＤシステムを実行したときのコンピュータ
実行時間は３０９６１Ａ（時間）で、一括処理の６３％
の時間で済む。又、ブロック数２０００．ネット数６０
００本を４分割したときのそのコンピータ実行時ｌ１４
Ｊは５７８４’７Ａ（時間）で、一括処理の４７％とな
る。
この様に大規模なマスタースライス方式ＬＳＩにおいて
適宜に分割して処理することはレイアラ）用ＣＡＤンス
テムの面から見てコンピュータの実行時間は大幅に低減
できる。捷た、配線も短くなり、半導体チップの動作速
度は速くなるという効果も得られる。
適宜に分割して処理することはレイアラ）用ＣＡＤンス
テムの面から見てコンピュータの実行時間は大幅に低減
できる。捷た、配線も短くなり、半導体チップの動作速
度は速くなるという効果も得られる。
大規模な論理回路もし１アウト用ＣＡＤシステムに一括
に実行する場合は、完全に完成してからでないと実行で
きず論理回路の完成に時間がかかる。しかし、分割して
処理する場合には論理回路の部分的な完成でレイアウト
ＣＡＤ／ステムが実行でき、論理回路設創しイアウト用
ＣＡＤシステムの実行が／−ケンソヤルに出来効果的で
ある。
に実行する場合は、完全に完成してからでないと実行で
きず論理回路の完成に時間がかかる。しかし、分割して
処理する場合には論理回路の部分的な完成でレイアウト
ＣＡＤ／ステムが実行でき、論理回路設創しイアウト用
ＣＡＤシステムの実行が／−ケンソヤルに出来効果的で
ある。
実施例では４分割されているが、これは４分割に限られ
るものではなく、細分割に実力ｉへしても問題はないの
は言うまでもない。
るものではなく、細分割に実力ｉへしても問題はないの
は言うまでもない。
以上詳細に説明したように、本発明によれば、レイアウ
ト用ＣＡＤンステムにおいてコンピュータ実行時間を大
幅に短縮できるマスタースライス方式の半導体集積回路
が得られるのでその効果は太きい。
ト用ＣＡＤンステムにおいてコンピュータ実行時間を大
幅に短縮できるマスタースライス方式の半導体集積回路
が得られるのでその効果は太きい。
第１図は従来のマスタースライスの一例のセル配置を示
す平面図、第２図はブロック数、ネット数を関数とした
レイアウトＣＡＤシステムのコンピュータ実行時間を示
す図、第３図は本発明の一実施例の平面図である。 ｌ・・・・・・セル、２・・・・・・セル列、３・・・
・・・セル間配線領域、４・・・・・・１１０バッファ
群、 ５・・・・・・配線領域、６・・・・・・分割ア
レイ間配線領域。 −・′・・誉２．゛・ 代理人 弁理士 内 原 ・（１′・ゾ・）第
１ 図 第 ３ 閃 第 ２ 図
す平面図、第２図はブロック数、ネット数を関数とした
レイアウトＣＡＤシステムのコンピュータ実行時間を示
す図、第３図は本発明の一実施例の平面図である。 ｌ・・・・・・セル、２・・・・・・セル列、３・・・
・・・セル間配線領域、４・・・・・・１１０バッファ
群、 ５・・・・・・配線領域、６・・・・・・分割ア
レイ間配線領域。 −・′・・誉２．゛・ 代理人 弁理士 内 原 ・（１′・ゾ・）第
１ 図 第 ３ 閃 第 ２ 図
Claims (1)
- 複数個の半導体素子を組合せである機能を実現するセル
を列に配置したセル列と前記セル間の配線を行うセル間
配線領域とを１組とする組を複数組部べて構成される集
合体’に１分割アレイとし、該分割プレイを複数個と、
該分割アレイ間の配線を行う分割アレイ配線領域を複数
個と、Ｉ１０バッファ群と、前記分割アレイと前記１１
０７９７７群とを接続する配線領域とを一つの半導体基
板に設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122583A JPS59175747A (ja) | 1983-03-26 | 1983-03-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122583A JPS59175747A (ja) | 1983-03-26 | 1983-03-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175747A true JPS59175747A (ja) | 1984-10-04 |
Family
ID=12880995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122583A Pending JPS59175747A (ja) | 1983-03-26 | 1983-03-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175747A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437846A (en) * | 1987-08-03 | 1989-02-08 | Nec Corp | Method of resigning gate array substrate |
| JPH04113654A (ja) * | 1990-09-03 | 1992-04-15 | Fujitsu Ltd | セミカスタム半導体集積回路のセル配置方法 |
| EP2193695B2 (de) † | 2007-09-20 | 2019-05-29 | Continental Automotive GmbH | Elektronisches Bauteil mit einer Leiterplatte, Mauterfassungsgerät, Telematikgerät und System mit diesem Bauteil, und Verfahren zur Integration einer Kommunikationseinheit auf einer Leiterplatte |
-
1983
- 1983-03-26 JP JP5122583A patent/JPS59175747A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437846A (en) * | 1987-08-03 | 1989-02-08 | Nec Corp | Method of resigning gate array substrate |
| JPH04113654A (ja) * | 1990-09-03 | 1992-04-15 | Fujitsu Ltd | セミカスタム半導体集積回路のセル配置方法 |
| EP2193695B2 (de) † | 2007-09-20 | 2019-05-29 | Continental Automotive GmbH | Elektronisches Bauteil mit einer Leiterplatte, Mauterfassungsgerät, Telematikgerät und System mit diesem Bauteil, und Verfahren zur Integration einer Kommunikationseinheit auf einer Leiterplatte |
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