JPS59145541A - Ｌｓｉレイアウト処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体チップ上に多数のセルを集積し、それを
相互配線してなる半導体集積回路（以下、ＬＳ’Ｉで総
称する）のレイアウト処理方法に関する。

〔従来技術〕

ＬＳＩのゲート規模が増大するにつれ、半導体チップ上
のレイアウト設計の良否がチップナイズの増減を右左す
るように１ヨってきている。しかし、従来はＬＳＩをデ
ザイン・オートメーションにより設計する場合、一般に
ブロック（大規模な論理回路は複数の部分回路機能によ
って構成されるが、ブロックはこの各部分回路に和尚す
る）の太ぎさと形状をはｙ均一にし、該ブロックをＸ、
・Ｙ方向に一定の間隔で配置していた。このため、ブロ
ック相互間の接続の新和度の少ないブロック間部分や半
導体チップ周辺部分では、ブロック相互間のスペースの
大部分が配線に利用されず、スペースのマ瓦無駄に残る
こと瓦なっていた。これは結果として半導体チップ面積
が大きくなり、半導体チップそのもの又歩留りを悪くす
る原因にもなっ゛Ｃいた。また、ブロックのサイズおよ
び形状をはｇ均一に揃えていた又め、別の問題として、
各ブロックのレイアウト設計、や論理設計の自由度が十
分でなかった。

一方、各ブロックを一時的に半導体チップ上に位置決め
した後、各ブロック間の信号路が最適になるように各ブ
ロックの配置を調整し、各ブロックを移動させて各ブロ
ック間の冗長エリア、スペース等を削除して半導体チッ
プ上での各ブロックの最適位置を決定する方法がある（
特開昭５５−８７４５７号）。しかし、この方法では、
各ブロックの大きさと形状は固定であるため、集積度を
上げるには限度があり、また、各ブロックのレイアウト
設計や論理設計の自由度がやはり十分でない。

〔発明の目的〕

本発明の目的は、半導体チップ面積の利用効率を改善し
、チップサイズの縮小、集積度の向上を更に図ったＬＳ
Ｉレイアウト処理方法を提供することにある。

〔発明の概要〕

本発明は、まず半導体チップ上の電子回路の部分機能を
達成するセル間接続の親和度の強さに従って、複数のブ
ロックに分割し、その回路構成を変えることなく、それ
ぞれのブロックに対して平面的にセル配置の構成を変え
て、１つ以上のセル配置結果を求める。次に、各ブロッ
クについテ前記セル配置結果の１つを選択して、半導体
チップ上で各ブロックの配置を行い、１つのブロックア
センブリを決定する。以下、異なるブロックのセル配置
結果の組合せにっし・て同様のことを繰返上そのうちか
らレイアウト目標サイズを達成するブロックアセンブリ
もしくは最小のブロックアセンブリを構成するブロック
配置を最適なものとして決定する。以下、本発明の一実
施例を図面により説明する。

〔発明の実施例〕

第１図は、セルの一例を示す平面図である。この例は、
ＣＭＯ８構造の周知の２人カＮＡＮＤゲートで、２はセ
ル１の外形、３．４は多結晶ノリコンの入力配線、５は
多結晶シリコンの出力配線である。大規模な論理回路は
複数の部分回路機能によって構成されるが、これらの部
分回路に対応して、それぞれセルを多数集積した複数の
ブロックに分ける。

第２図は１つのブロック内におけるセルのレイアウトの
一例である。第２図において、６はブロックを示し、セ
ルフ（第１図の１に相当）をＸ方向に整列したセル列１
０をＸ方向に伺列か配列し、各セル□間を配ａ８で相互
接続する。９はブロック６０入出力端子であり、他のブ
ロックとの接続端点である。Ｘ方向に並んだセル列１０
の相互間には配線に必要なスペースをあける。

このようにしてレイアウト設計したブロックを半導体チ
ップ上に配置するが、そのレイアウトの例を第３図に示
す。第３図で１１は半導体チップエリア、６は第２図に
示すブロック、１２はブロック間の配線であり、各ブロ
ックとの接続点は第２図の入出力端点９がこれに相当す
る。

以上、半導体チップ上のレイアウト設計シま、一般にブ
ロック内のセル配置、ブロックの配置の順に階層的に行
われることを説明した。

ところで、このような階層的なレイアウト処理方式にお
いて、従来はブロックの大きさと形状をほぼ均一にして
、第３図に示すようにブロックをｘ、Ｘ方向にほぼ一定
の間隔で配置していた。しかしこれでは、ブロック相互
間の信号路の性質や、特定の論理機能を有するブロック
相互間に無駄なスペースが残ることになる。さらに配線
が中央はど混み合わない半導体チップ周辺部のブロック
列間のスペースの大部分が残ることになる。又、別な問
題として、ブロックを均一に揃えるために、各ブロック
のレイアウト設計や論理設計の自由度が十分でなかった
。

第４図は本発明を適用して設計したブロックのセル配置
の一実施例を示す。この図は、１つの部分回路に対応す
るブロック６として、その回路機能を変えることなく平
面的にセル配置の構成を異ならせることにより、複数の
ブロックを用意することを示したもので、＠）はセル列
１０が１列、（ロ）はセル列１０が２列、（ハ）がセル
列１０が３列、に）がセル列１０が４列、ｅつがセル列
１０が５列の場合を示した図である。

このようにセル配置されたブロック６のセルａ。

ｂ、ｃ、ｄ、ｅ間を接続する配線パターンの総配線長を
できるだシナ類（なるようにして、しかも各セル間の入
出力端子等を接続するのに十分な信号線、〜１源線のス
ペースが確保されるようなセル配置結果を求める。第４
図中のＡ、　、Ａ２．Ａ３．Ａ４．Ａ５はそれぞれ（イ
）、（ロ）、（ハ）、に）、０ツに対応するセル配置結
果を示す。それから各ブロックについて、か＼るセル配
置結果のブロックの状態等をデザイン・オートメーショ
ン・プロセッサに記憶しておく。即ち、ブロックの面積
Ｓ　Ａ（５Ａ＝Ｌ、２．Ｘ　Ｌｙ）やブロックのＸ方向
サイズＬ、２．、ブロックのｙ方向サイズＬ７、ブロッ
ク選択の優先順位等を入力する。なお、ブロック選択の
優先順位は、他の異なる論理機能のブロックとの論理の
親和度の強さなどにより決める。更に、ＲＡＭ、ＲＯＭ
等のセルを毛んだブロックも同様に取扱う。

第５図は第４図のようにして求めたセル配置結果を用い
て、どのようにして半導体チップ上のレイアウトを行う
かを説明する図である。

第５図（イ）は半導体チップ上に配置するブロックであ
り、論理機能の異なるブロックＡ、ブロックＢ、ブロン
クＣで構成されることを示す。第５図仲）は、該ブロッ
クＡ　、　Ｂ、ｃに対して、それぞれ第４図のようにし
て複数のセル配＠結果を用意することを示す。即ち、ブ
ロックＡとしてはＡ、ＩＡ２゜Ａ３のブロック形状のも
のを用意し７、同様に、他のブロックＢ、Ｃについても
、それぞれＢ、　、　Ｂ２．　Ｂ３とＣ１，Ｃ２，Ｃ３
のものを用意する。前述した如く、これら各ブロックの
情報がプロセッサに入力されている。

第５図Ｃ″）はブロックＡ、Ｂ、Ｃを概略配置した図で
あり、各ブロックの信号がブロックＡ→ブロックＢ→ブ
ロックＣ→ブロックＡに伝搬されていることを示し、こ
のブロック間信号路情報等もプロセッサに入力されてい
る。

第５図に）は前記各入力データをもとにして、プロセッ
サにより、各ブロック間の配線長が最短になるように各
ブロックの概略位置を決定し、ブロックアセンブリ１３
が矩形状になるようにスペースの設定、削除を行い、各
ブロックの最適配置位置を求めることを示している。即
ち、プロセッサは、ブロックＡ、Ｂ、Ｃに対して第５図
（ロ）の複数のセル配置結果からそれぞれ例えばＡ１．
Ｂ２．Ｃ３を選択し、第５図（ハ）の信号経路を満足す
る条件で各ブロック間の配線長が最小になるようにブロ
ック配置を決め、ブロックアセンブリを求める。この時
、ブロックアセンブリ１３がレイアウト目標サイズ内の
場合は、該ブロックアセンブリ１３を最適とみなすが、
そうでない場合はブロックＡ、Ｂ、Ｃに対［２て他のセ
ル配置結果の組合せを選択して同様の処理を繰り返し、
レイアウト目標サイズ内のブロックアセンブリを求める
。なお、各ブロックの組合せ全てについてもレイアウト
目標サイズのブロックアセンブリが得られない場合は、
全ての組合せの中で最小サイズのものを最適ブロックア
センブリとする。

第６図は本発明によるレイアウト処理の一実施例の流れ
図を示す。こ又で、（イ）は論理回路の各部分機能を達
成すべ（当該論理を複数のブロックに分割するステップ
、（ロ）は各ブロックについて、その回路構成を変える
ことなく、平面的にセル配置を変えて１つ以上のセル配
置結果を求めるステップ、（ハ）は各ブロックから１つ
ずつセル配置結果４遺択してブロックアセンブリを求め
る処理を繰り返し、目標サイズ、最適サイズのブロック
アセンブリを決定するステップである。

このようにして、半導体チップ上に論理回路を集積する
場合、半導体チップ上の最／Ｊ・面積部分に、各ブロッ
クを配置することができる。したがって、このようにし
てブロックを配置することによって半導体チップ上に生
じたスペースは、論理回路についてみれば不必要であり
、半導体チップを小型化することができる。又、それに
応じて歩留まりを向上させることが可能となる。勿論、
上記の如くして得られた半導体チップを小型化できるの
で、同一サイズの半導体チップ上に集積できるゲート数
を大きなものとすることができる。

〔発明の効果〕

以上説明した如（、本発明によれは、ＬＳＩとして集積
する論理回路をブロックにより栴成し、ブロックサイズ
の最適化をはかることができ、しかも階層的レイアウト
設計時の後戻り工程を取除いて設計することが可能とな
る。したがって、小さな面積の半導体チップ上に集積を
犬にして論理回路をデザイン・オートメーション方式に
より組込むことが可能となり、半導体チップ面積の利用
効率を改善し、チップサイズの縮小、集積度の向上をは
かることができ、また論理設計およびレイアウト設計の
自由度を増すことができるなど、その効果は顕著である
。

【図面の簡単な説明】

第１図はセルの一例を示す図、第２図はブロック図セル
のレイアウトの一例を示す図、第３図は半導体チップ上
における従来の設計力法に従ったブロックのレイアウト
の一例を示す図、第４図は本発明によるブロックのセル
配置の一例を示ス図、第５図は本発明による半導体チッ
プ上のレイアウトを説明ブる図、第６図は本発明の一実
施例の処理の流れを示ず図である。 １・・・セル、　　２・・・セルの外形、　　３．４．
訃・・セルの入出力端子、　　６・・・ブロック、　　
７・・・セル、　　８・・・ブロック内配線、　　９・
・・ブロック入出力端子、　１０パ・セル列、　１１・
・・半導体チップ、１２・・・ブロック間配緋、　］３
・・・ブロックアセンブリ。 １８６ オ・　４　図

Claims (1)

【特許請求の範囲】
1. （１）半導体チップ上に形成すべく電子回路を複数のブ
   ロックに分割する第１ステツプと、それぞれのブロック
   に対して、その回路構成を変えることなく当該ブロック
   に含まれるセルの平面的配置を異ならしめて、少なくと
   も１つ以上のセル配置結果を求める第２ステツプと、各
   ブロックについてそれぞれ１つずつセル配置結果を選択
   して、半導体チップ上で各ブロックのＶｔ決めを行い、
   ブロック間の冗長エリアの削除、スペースの設定等を行
   ってブロックアセンブリを形成する第３ステツプと、各
   ブロックのセル配置結果の組合せを変えて第３のステッ
   プを繰り返し、最適のブロックアセンブリを決定する第
   ４ステツプとを有することを特徴とするＬＳＩレイアウ
   ト処理方式。