JPS59168721A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPS59168721A JPS59168721A JP58041670A JP4167083A JPS59168721A JP S59168721 A JPS59168721 A JP S59168721A JP 58041670 A JP58041670 A JP 58041670A JP 4167083 A JP4167083 A JP 4167083A JP S59168721 A JPS59168721 A JP S59168721A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- fixed memory
- input
- element matrix
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野の説明
本発明は半導体集積回路に関し、特に、固定記憶素子マ
トリックスを組合せたプログ２マプルロジツクアレイ（
以下ＰＬＡと略す）の構成法に関する。
トリックスを組合せたプログ２マプルロジツクアレイ（
以下ＰＬＡと略す）の構成法に関する。
（２） 従来技術の説明
従来ＰＬＡは半導体集積回路技術による固定記憶素子マ
トリックスを用い７ｃ第１図に示すような構成がとられ
てさた。このＰＬＡは固定記憶素子マトリックス（２０
及び４０）が高（・集積密度で実現できること、またマ
トリックス間の積項線３０の配線面積がほとんど必要な
（・ことなど、素子配置の規則性の良さとチップ面積利
用率の高さの上で非常に優れて（・る。一方実靜にＰＬ
Ａ内で論理演算に使われる素子の数は第１ ｏ固定記憶
素子の有するａＸｂや第２の固定記憶素子マトリックス
の有するｂＸｃＯ数に比べて大幅に少１工いのが普通で
あり、その割合は一般にＰＬＡの規模が大きくなる程小
さくなる。このような素子の利用率の低さを補う方法と
して第２図に示すようなフォールデッド（折返し）ＰＬ
Ａも提案されて（・る。これは第１図における第１の固
定記憶素子マ） ＩＪソックス０を２１と２２の２つに
分け、同時に第１図の入力１ｉ０（ａ本）を１１（ｄ本
）と１２（０本）に分けて左右両方向から入力し、第１
の固定記憶素子マトリックスの大きさをａＸｂのＨ程度
にまで小さくしたもので、この方法は同様に第２の固定
記憶素子マトリックス４０にも応用できる。
トリックスを用い７ｃ第１図に示すような構成がとられ
てさた。このＰＬＡは固定記憶素子マトリックス（２０
及び４０）が高（・集積密度で実現できること、またマ
トリックス間の積項線３０の配線面積がほとんど必要な
（・ことなど、素子配置の規則性の良さとチップ面積利
用率の高さの上で非常に優れて（・る。一方実靜にＰＬ
Ａ内で論理演算に使われる素子の数は第１ ｏ固定記憶
素子の有するａＸｂや第２の固定記憶素子マトリックス
の有するｂＸｃＯ数に比べて大幅に少１工いのが普通で
あり、その割合は一般にＰＬＡの規模が大きくなる程小
さくなる。このような素子の利用率の低さを補う方法と
して第２図に示すようなフォールデッド（折返し）ＰＬ
Ａも提案されて（・る。これは第１図における第１の固
定記憶素子マ） ＩＪソックス０を２１と２２の２つに
分け、同時に第１図の入力１ｉ０（ａ本）を１１（ｄ本
）と１２（０本）に分けて左右両方向から入力し、第１
の固定記憶素子マトリックスの大きさをａＸｂのＨ程度
にまで小さくしたもので、この方法は同様に第２の固定
記憶素子マトリックス４０にも応用できる。
しかしこれらのＰＬＡを用（・て集積回路のレイアウト
設計を行なう場合、各固定記憶素子マトリックスの配置
上の制限や、ＰＬＡの入出力端子までの信号線の引き方
など、チップ面積を有効に使う上でさまざまな不都合な
点があった。
設計を行なう場合、各固定記憶素子マトリックスの配置
上の制限や、ＰＬＡの入出力端子までの信号線の引き方
など、チップ面積を有効に使う上でさまざまな不都合な
点があった。
（３） 発明の詳細な説明
本発明はＰＬＡの素子利用効率を高めるフォールデッド
ＰＬＡの手法を集積回路チップ上で利用しやすい形で実
現することを目的とするものである。
ＰＬＡの手法を集積回路チップ上で利用しやすい形で実
現することを目的とするものである。
（４）発明の構成
本発明によれば第１の固定記憶素子マ） ｌ）ックスの
出力を第２の固定記憶素子マトリックス入力とするＰＬ
Ａにお（・て前記固定記憶素子マトリックスの少なくと
も一方の入力と出力の方向が平行であるＰＬＡが得られ
、また前記固定記憶素子マトリックスの少なくとも一方
が複数の固定記憶素子マトリックスから成り、第１と第
２の固定記憶素子マトリックスの間に前記複数の固定記
憶素子マトリックス間を結合するバス（ＢＵＳ）線を有
するＰＬＡが得られる。
出力を第２の固定記憶素子マトリックス入力とするＰＬ
Ａにお（・て前記固定記憶素子マトリックスの少なくと
も一方の入力と出力の方向が平行であるＰＬＡが得られ
、また前記固定記憶素子マトリックスの少なくとも一方
が複数の固定記憶素子マトリックスから成り、第１と第
２の固定記憶素子マトリックスの間に前記複数の固定記
憶素子マトリックス間を結合するバス（ＢＵＳ）線を有
するＰＬＡが得られる。
次に本発明の実施例につり・て図面を用（・て説明する
。
。
第３図は本発明の第１の実施例を示す図で６１と６２の
２つのＰＬＡの集積回路チップ上の平面的な位置関係を
示して（・る。図にお（・て、１０かも５０の記号は第
１図と同じ意味を持ち、１０は入力線、２０は第１の固
定記憶素子マトリックス、３０は積項線、４０は第２の
固定記憶素子マトリックス、５０は出力線である。本実
施例では２０と４０の固定記憶素子マトリックスに入力
線と出力線の方向が平行なものを用いているためＩＯの
入力から５０の出力までの信号の流れが一直線となり、
２つのＰＬＡ６１と６２をすき間なく接近して配置する
ことかできる。
２つのＰＬＡの集積回路チップ上の平面的な位置関係を
示して（・る。図にお（・て、１０かも５０の記号は第
１図と同じ意味を持ち、１０は入力線、２０は第１の固
定記憶素子マトリックス、３０は積項線、４０は第２の
固定記憶素子マトリックス、５０は出力線である。本実
施例では２０と４０の固定記憶素子マトリックスに入力
線と出力線の方向が平行なものを用いているためＩＯの
入力から５０の出力までの信号の流れが一直線となり、
２つのＰＬＡ６１と６２をすき間なく接近して配置する
ことかできる。
第４図は本発明の第２の実施例を示す図で２３〜２４は
それぞれＰＬＡの第１の固定記憶素子マトリックスを３
つに分割したもので１３〜１５はそれぞれの入力線、３
１は２３〜２４の出力線である積項線の間を結合するＢ
ＵＳ線である。４１と４２は上記ＰＬＡの第２の固定記
憶素子マトリックス、５１と５２はそれぞれの出力線で
ある。
それぞれＰＬＡの第１の固定記憶素子マトリックスを３
つに分割したもので１３〜１５はそれぞれの入力線、３
１は２３〜２４の出力線である積項線の間を結合するＢ
ＵＳ線である。４１と４２は上記ＰＬＡの第２の固定記
憶素子マトリックス、５１と５２はそれぞれの出力線で
ある。
ここで用（・られている各固定記憶素子マ） ＩＪワッ
クス２３〜２５，４１．４２）はすべて入力線と出力線
の方向が平行なものが用いられて（・る。このように構
成されたＰＬＡで１−ｉ第１及び第２の固定記憶素子マ
トリックスをそれぞれ複数に分割してマトリックス内の
素子利用率を向上することが容易な上洛固定記憶素子マ
） ＩＪワックス充分接近して配置することができ、固
定記憶素子マ） ＩＪワックス分割しな（・揚台や、入
力線と出力線の方向が互に垂直である固定記憶素子マト
リックスを用（・る場合に比べ集積回路チップ上での占
有面積をｌ」１＜できる。
クス２３〜２５，４１．４２）はすべて入力線と出力線
の方向が平行なものが用いられて（・る。このように構
成されたＰＬＡで１−ｉ第１及び第２の固定記憶素子マ
トリックスをそれぞれ複数に分割してマトリックス内の
素子利用率を向上することが容易な上洛固定記憶素子マ
） ＩＪワックス充分接近して配置することができ、固
定記憶素子マ） ＩＪワックス分割しな（・揚台や、入
力線と出力線の方向が互に垂直である固定記憶素子マト
リックスを用（・る場合に比べ集積回路チップ上での占
有面積をｌ」１＜できる。
ここで述べた固定記憶素子マトリックスの分割の考え方
は先に従来の例としてとり上けたフォールデッドＰＬＡ
の考え方と同等であるが、分割数や平面的なレイアウト
上でより自由度が太ぎくレイアウト設計が容易になる。
は先に従来の例としてとり上けたフォールデッドＰＬＡ
の考え方と同等であるが、分割数や平面的なレイアウト
上でより自由度が太ぎくレイアウト設計が容易になる。
本発明は以上説明したように、集積回路チップ上でＰＬ
Ａを用（・る場合に、固定記憶素子マトリックスの入力
線と出力線の方向を平行にし、また複数に分割した固定
記憶素子マ） ＩＪックス間を共通のＢＵＳ線で結合す
ることによって、ＰＬＡ全体の占有面積を小さくする効
果がある。
Ａを用（・る場合に、固定記憶素子マトリックスの入力
線と出力線の方向を平行にし、また複数に分割した固定
記憶素子マ） ＩＪックス間を共通のＢＵＳ線で結合す
ることによって、ＰＬＡ全体の占有面積を小さくする効
果がある。
第１図は従来のＰＬＡの配置を示すブロック図、第２図
はフォールデッドＰＬＡのブロック図、第３図は本発明
の第１の実施例の図、第４図は本発明の第２の実施例の
図である。図にお（・て、１０〜１３は入力線、２０〜
２５は第１の固定記憶素子マトリックス、３０．３１は
積項線、４０〜４１は第２の固定記憶素子マ） ＩＪソ
ックス５０〜５２は出力線である。 第 １図 箭Ｚ図 第 ３ 図 ノ 抗 ４ 図
はフォールデッドＰＬＡのブロック図、第３図は本発明
の第１の実施例の図、第４図は本発明の第２の実施例の
図である。図にお（・て、１０〜１３は入力線、２０〜
２５は第１の固定記憶素子マトリックス、３０．３１は
積項線、４０〜４１は第２の固定記憶素子マ） ＩＪソ
ックス５０〜５２は出力線である。 第 １図 箭Ｚ図 第 ３ 図 ノ 抗 ４ 図
Claims (2)
- （１）第１の固定記憶素子マトリックスの出力を第２の
固定記憶素子マトリックスの入力とするプログラマブル
ロジックアレイにお（・て、前記固定記憶素子マｌ−１
ｊツクスの少なくとも一方の入力と出力の方向が平行で
あることを特徴とするプログラマブルロジックアレイ。 - （２） 上記第１または第２の固定記憶素子マ） Ｉ
Ｊソックス少なくとも一方が複数の固定記憶素子マトリ
ックスから成り、第１と第２の固定記憶素子マトリック
スの間に前記複数の記憶素子マトリックス間を結合する
バス線を有することを特徴とする特許請求の範囲第（１
）記記載のプログラマブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041670A JPS59168721A (ja) | 1983-03-14 | 1983-03-14 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041670A JPS59168721A (ja) | 1983-03-14 | 1983-03-14 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168721A true JPS59168721A (ja) | 1984-09-22 |
Family
ID=12614830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041670A Pending JPS59168721A (ja) | 1983-03-14 | 1983-03-14 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168721A (ja) |
-
1983
- 1983-03-14 JP JP58041670A patent/JPS59168721A/ja active Pending
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