JPH0135501B2 - - Google Patents

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JPH0135501B2
JPH0135501B2 JP57153921A JP15392182A JPH0135501B2 JP H0135501 B2 JPH0135501 B2 JP H0135501B2 JP 57153921 A JP57153921 A JP 57153921A JP 15392182 A JP15392182 A JP 15392182A JP H0135501 B2 JPH0135501 B2 JP H0135501B2
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cells
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Shigeo Kuboki
Michihiro Ikeda
Akihiko Takano
Yoji Nishio
Ikuo Masuda
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Hitachi Ltd
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Hitachi Engineering Co Ltd
Hitachi Ltd
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Description

【発明の詳細な説明】 （発明の対象） 本発明は、半導体集積回路装置、特に多品種少
量生産品のLSI化に適するセミカスタムLSI、換
言すればゲートアレイLSIに関し、特にRAM、
レジスタなどの記憶回路に好適な高集積ゲートア
レイを対象とする。
（従来技術） マスタスライスLSIとは、LSIを製造する時に
用いる10数枚のマスクのうちで配線に相当するマ
スクのみを開発品種に応じて作成して所望の電気
回路動作を有するLSIを製造するものである。
従来のマスタスライスLSIの構成を第１図に示
す。LSIチツプ１は、その外周にボンデイングバ
ツドおよび入出力回路領域５を持ち、内部にはト
ランジスタ等の素子から成る基本セル２をｘ軸方
向に配列した基本セル列３を配線領域４をはさん
で繰返し配置した構成を採つている。所望の電気
回路動作を得るために、隣接した基本セル２を１
個あるいは数個結線してNANDゲートやフリツ
プフロツプなどを形成する。そして複数個の基本
セル２で形成した各種論理ゲート間を論理図に従
つて結線することによつて１つのLSIを形成す
る。
第２図に一例として基本セル２の平面図を示
す。基本セル２は、Ｐ形MOSトランジスタのソ
ースあるいはドレインとなるP+形領域６、Ｎ形
MOSトランジスタのソースあるいはドレインと
なるN+形領域７、N+形領域７を形成するために
Ｎ形基板内に形成されるＰ−WELL領域１２、
Ｐ及びＮ形MOSトランジスタで共有する２本の
ポリSiゲート電極８、両トランジスタに電源を供
給するVCC電源線１０、GND電源線１１、ソース
あるいはドレインとなるP+、N+拡散層６，７と
Al配線（図示せず）とを接続するためのコンタ
クト孔９及びゲート電極８とAl配線とを接続す
るためのコンタクト孔９′から構成されている。
第３図は基本セル２の断面構造、配線領域４及
び配線層の構造を展開して示したものである。第
２図と同じものは同じ符号で示す。Ｎ形基板２０
の一方の表面側にトランジスタ等の素子が形成さ
れる。フイールド酸化膜２１は基板２０の一方の
表面上に存在し、1μｍ程度の膜厚である。トラ
ンジスタのゲート電極８の下にはゲート酸化膜３
１があり、膜厚は500〜1000Åである。ゲート電
極８等を構成するポリSi配線の上には絶縁膜２２
があり、この上にAlで長手方向をセル列と平行
に電源配線１０，１１やAl配線２５及び２６等
の第１配線が形成される。ポリSi配線８或いは拡
散層６，７と第１配線とを接続する必要のある時
は絶縁膜２２にコンタクト孔９，９′を開ける。
第１配線層上には絶縁膜２３が、更にその上に長
手方向がセル列と直交するようにAlの第２配線
２９，３０がそれぞれ形成されている。第１配線
と第２配線とを接続する必要のある時には絶縁膜
２３にコンタクト孔２８を開ける。最上層には絶
縁膜２４がありトランジスタ、配線を保護してい
る。通常のゲートアレイLSIでは第１配線、第２
配線両者を接続するために必要な部分にコンタク
ト孔２８を設けた絶縁膜２３を、マスクを変更す
ることにより品種毎に変えて所望のLSIを得る。
また、第１配線とポリSi配線、拡散層を接続する
ために必要な部分にコンタクト孔９，９′を設け
た絶縁膜２２も変えている例もある。
次に、第４図は第２図に示した基本セルで構成
した基本セル列を示したものである。ただし、論
理的なシンボルで表わしており、第２図と同一物
および同等物には同一番号を付けてある。基本セ
ルの大きさ（横寸法XBC、縦寸法YBC）は、集積
度を上げるため小型にすることが望ましい。
XBCは第２層金属配線（以下Al2と略す）のピ
ツチ幅と、横方向に何個のMOSトランジスタを
並べるか、すなわち１基本セルで形成する論理ゲ
ート種によつて規定される。通常、第２図、第４
図の例に示すように、１基本セルは２入力
NAND1個を構成し、XBCは５ピツチ程度である。
一方、YBCはMOSトランジスタのチヤンネル幅と
ブロツク設計用配線（通常はAl1が使われるが、
一部Al2を使うこともある）のチヤンネル数によ
つてほぼ決る。チヤンネル幅は要求されるゲート
遅延によつて決定される。従来の基本セルでは第
２図にＰ、Ｑ、Ｒ、Ｓ、Ｔ、Ｕの矢印で示すよう
に６〜８本のチヤンネル（Al1配線用スルー）を
確保しているが、カウンタやJKフリツプフロツ
プなどの大型で配線が混雑しているブロツクを設
計する場合、基本セルが基本セル列方向に10〜16
個程度も並び、はみ出し配線が多くなる欠点があ
つた。なお、はみ出し配線とは、ブロツク内配線
が内部では困難のため、一部がブロツクセル外
（Al1の配線領域４）へ飛び出ることを言う。そ
のため、Al1用ブロツク内チヤンネルを充分取ら
ねばならず、基本セルサイズの増大、集積度の低
下をもたらした。
さらに従来の基本セルではRAM、ROM、
PLAなどの規則セル群を構成する場合、レジス
タ、メモリ類に適した基本セルになつていないこ
と、およびアドレス線とデータ線が規則的に走る
のみでランダムゲート間の雑多な相互配線が不要
であることのため、配線領域４の大部分が無駄に
なり面積効率が悪かつた。
本発明の目的は、RAM、レジスタそれにカウ
ンタなどの大型ブロツクが容易に、しかも小型に
配線設計できるゲートアレイLSIのマスター方式
を提供するにある。もう一点は上記マスター方式
において、可変調ブロツク方式（１ブロツクあた
り１機能論理ゲート）が可能で、2NANDなどの
小型ブロツクを無駄なく効率よく構成できるマス
ター方式を提供するにある。
本発明は、半導体基板の一方の主面側に少なく
とも基本トランジスタ素子を固定配置した単位セ
ルを一方向に複数個並設したものを単位セル列と
し、該単位セル列を互いに隣接、並設して複数段
構成としたものを基本セル列とし、該基本セル列
を列間に所定の間隔の配線領域を有して、該基本
セル列に対し直角方向に複数個並設してなる半導
体集積回路装置において、上記基本セル列は、単
位セル列を所定量互いにずらした位置関係を保持
し、千鳥状に配置したものである。
第５図に、２段構成の場合の効果を説明するた
め、マスターの構成を示す。なお、前出のものと
同一物および相当物は同一番号で表わす（今後も
特に断わらない限り、この原則に従うものとす
る）。第５図ａは従来の１段構成のマスター方式、
第５図ｂは本発明による２段構成のマスター方式
である。
前者の場合、通常１個の基本セルは２入力
NAND1個のブロツク５０−１を構成するように
なつている。しかし、大型ブロツクの場合、５０
−２のように基本セルを多数個組み合わせて形成
する必要があるのに対し、基本セル間の配線は第
５図ａの矢印で示す基本セル列方向に限られるた
め、ブロツク内配線が非常に困難になる。基本セ
ルの縦方向寸法YBCの増加はチツプサイズを増大
させることは自明である。
一方、第５図ｂの場合は、単位セル列５２が２
段隣接して並設され、基本セル列３を形成する。
なお、隣接する単位セルの下地パターンは同一で
も、あるいは互いに異なつてもよい。たとえば、
論理ブロツク５１−１は基本セル２が１個から構
成され、単位セルは２個、５１−２は２個の基本
セルで構成される。論理ブロツク５１−２は４個
の単位セルで構成されるが、各単位セル間の配線
は矢印で示すように４つの方向に分散され、配線
の混み具合が緩和される。また、配線をブロツク
境界上端子位置まで引き延すための面積余裕（オ
ーバーヘツド）が第５図ａに比して1/2程度に低
減できる。これは、同一機能論理ブロツクの配線
領域４に面している長さが、第５図ｂの方が第５
図ａの場合よりも50％ほど短いためである。以上
の点から、RAM、レジスタやカウンタなどの大
型ブロツクが面積効率よく構成できる。
なお、上記では２段マスター方式を述べたが、
複数段のマスター方式も同様の効果があることは
明らかである。特に、RAM、ROM、レジスタ
フアイルなどでは、デコードライン、アドレスラ
インそれにセル間の配線が規則的に走り、本方式
は好適である。
ところで、複数段マスター方式はRAM、レジ
スタなど比較的大型のブロツクの機能、配線しや
すさに合致した基本セル下地パターンを採用する
ので、面積効率はアツプする。一方、この場合１
基本セルあたり１機能論理ゲートを維持し、ゲー
ト使用効率を上げるためには、基本セルのサイズ
より基本ゲートの論理ブロツクのサイズを小さく
する必要もある。以下、この点に対する解決策の
動作原理について示す。
第６図は１解決策を示すマスター構成を示す。
第６図ａにおいて、３−１は基本セル２から成る
基本セル列であり、金属配線を施す前の下地パタ
ーンである。第６図ｂにおいて、３−２は下地パ
ターンの上に配線工程を施して形成した論理ブロ
ツクセル列である。基本セル２は、Ｙ軸方向の線
分によつて２等分割されたとき、分割セル２−
１，２−２はＸ軸に関して線対称の関係にあるよ
うに設計する。すなわち、上記分割セルはそれぞ
れ、（対称、回転）が（０、０）、（２、０）の関
係にあるようにする。そして、同一論理機能ゲー
トにつき、分割セル２−１用と２−２用の２個の
ブロツクを登録しておき、分割セルを単位として
数えて偶数番目のときは前者のブロツクを奇数番
目のときは後者のセルを配置して使いわける。こ
れらの一連の番号は第６図ａに示してある。な
お、２種類のブロツクを用意しなければならない
のは、VCC、GND電源線それぞれ１０，１１が固
定されているため、両電源線に接続される配線パ
ターンを変える必要があるためである。通常、配
置配線プログラムによつて、ブロツクは自動的に
配置され、ブロツク間の配線も自動的に実施され
る。２入力NANDなどの基本ゲートが１ブロツ
クすなわち、１個ごとに自動配置されるのでゲー
ト使用効率がアツプする。第６図ｂはブロツク配
置結果の一例を示したもので、６０−１，６０−
２はそれぞれ基本セル２−１用、２−２用の２入
力NANDのブロツクセルであり、６１−１，６
１−２はそれぞれ２−１用、２−２用の４入力
NANDのブロツクである。また、６２−２は２
−２用のEORゲートである。
第７図はもう一つの解決策を示すもので、第６
図と同一物、同等物は同一番号で示す。第７図ａ
基本セル２から成る基本セル列３−１（下地パタ
ーン）を示し、第７図ｂは論理ブロツクのセル列
３−２を示す。
基本セル２はＹ軸方向の線分で２等分したとき
分割セル２−３，２−４がＹ軸に関して線対称の
関係にあるように設計する。すなわち、両分割セ
ルはそれぞれ、（０、０）、（２、２）の関係にあ
る。この場合は、分割セル２−３用のブロツクを
登録しておき、分割セルサイズの単位で数えて偶
数番目のときは、該ブロツクをそのまま配置し、
奇数番目のときは、（２、２）の対称、回転動作
を施して、すなわち該ブロツクをＹ軸に関して折
返して配置する。一連の番号は第７図ａに示して
ある。
ブロツクセル列３−２は、配置の一例を示した
もので、６５−１，６５−２はそれぞれ、対称、
回転が（０、０）、（２、２）の２入力NANDブ
ロツク、６６−１，６６−２は同様の関係にある
４入力NANDのブロツク、６７−２は（２、２）
変換後のEORゲートのブロツクである。本実施
例では同一論理ゲートに対し１個のブロツクの登
録でよい。
以上の２例では、２等分割したとき一定の回
転、対称関係にある基本セルパターンについて説
明したが、何もこれに限定されることはなく、複
数分割したとき、各分割セルの間に同様の対称、
回転関係が存在する場合にも適用できることは明
らかである。この場合も分割セルサイズを最小基
本ゲートのブロツクとすることができる。
第８図ａは８入力NANDゲートの回路を、第
８図ｂは該ゲートのブロツクを複数段（２段）の
マスターで実施した場合のブロツク構成を示す。
８入力NAND７３は入力Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇ，Ｈ、出力Ｉを持ち、４入力NAND７０
−１，７０−２、２入力NOR７１、インバータ
７２に分解される。通常、直接８入力NANDを
構成すると論理的しきい電圧が高くなりまずいた
め、分解された形でブロツク設計される。第８図
ｂに示すマスターは第４図に示した基本セル列を
２段に並設したもので、違う点は２連のＰまたは
Ｎチヤンネル型MOSトランジスタ間にポリSiの
アンダーパス７５が配置されており、１段目と２
段目の間にスルー用ポリ−Si７６が配置してある
点である。黒太の実線７７はAl1配線であり、第
８図ｂは上記８入力NANDを構成したブロツク
配線パターンを示す。Ａ，Ｂ〜Ｉは入出力端子で
あり、第８図ａの記号に対応する。
本発明の一実施例を表わす基本セル列およびそ
の回路配置図を第９図に示す。
６はPMOSトランジスタのソースまたはドレ
イン電極を形成するP+形拡散層、７はNMOSト
ランジスタのソースまたはドレイン電極を形成す
るN+形拡散層である。８−１，８−２はポリ−
Siゲート電極、８−３はポリ−Siのアンダーパ
ス、９は拡散層上コンタクト孔、９′はポリ−Si
上コンタクト孔、１０，１１はそれぞれVCC、
GND電源線である。基本セルは区間XBC、区間
YBCで表わされる領域であり、２連のPMOSと３
連のNMOSおよび１本のポリ−Siスルー８−３
から成る単位セルで構成される単位セル列を２段
に隣接して対向させ、かつ該単位セル列がＸ軸方
向にXBC／２だけ互いにずれた位置関係を保持し
ている。すなわち、単位セルのパターンは千鳥状
に配置されている。したがつて、基本セルをＹ軸
方向の線分で２等分割したとき、分割セル７８，
７９はＸ軸に対して対称である。
千鳥状に配置してあるため、通常のゲートブロ
ツク形成する場合、ポリ−Si８−２，８−３の２
本は等電位面端子を出すためのスルーとして使う
ことができる。そして、後述するようにRAMの
ブロツクを構成する場合は、８−２は小サイズの
NMOSトランジスタ（RAMの構成要素）のゲー
ト電極として使う。該NMOSトランジスタは小
サイズのため、ゲート容量は小さくスルーと兼用
ができる。
さらに、電源線１０，１１は内側のNMOSト
ランジスタの上を走つている（電源線からMOS
トランジスタへの給電はAl1だけでなくAl2も使
う）。また、外側のPMOSトランジスタのドレイ
ンまたはソース電極上のコンタクト孔が基本セル
の内側へ寄せてあるので、PMOSトランジスタ
上の一部を配線領域４として使え、基本セルの小
型化ができる。
次に、第９図のマスタを使つて種々の論理ゲー
トを構成した例について説明していく。第１０図
はブロツク内配線の構成図であり、第１１図はそ
のブロツクシンボル図である。
第１０図において、黒太の実線７７はAl1配
線、通常の実線８３はAl2配線、Ｘ印８４はAl1、
Al2接続用のコンタクト孔、一点鎖線はブロツク
間のレイアウト上の境界である。下地基本セルは
６ピツチで、最小論理ブロツク（2NAND1個）
は３ピツチで構成する（格子状の黒丸の間隔は１
ピツチ幅）。なお、Al2配線８３はＸ印８４から
始まつてＸ印８４に終る。
領域８０，８１は２入力NANDの偶数番目配
置用、奇数番目配置用ブロツクである。領域８２
は偶数番目配置用Ｄタイプフリツプフロツプのブ
ロツクであり、２入力NAND換算６ゲートで構
成される。Ａ，Ｂ，Ｃ，Ｄ，CK，RES，Ｑ，
は入出力端子名であり、第１１図のそれらと対応
する。第１０図からわかるように、Al2配線のは
み出し配線は２入力NANDで１本、Ｄタイプフ
リツプフロツプで３本だけと少なく、等電位面も
確保されている。Ｄタイプフリツプフロツプはイ
ンバータ８６−１，８６−２，８９−１，８９−
２、アンドゲート８７−１，８７−２、NORゲ
ート８８−１，８８−２で形成される。CK＝
“１”のタイミングで８８−１，８８−２で構成
されるフリツプフロツプに、データ入力Ｄ＝“１”
のときは“１”を、Ｄ＝“０”のときは“０”を
ラツチする。
次に、RAMのブロツクを構成した例について
説明する。第１２図にRAM1ビツトの回路を示
す。９０はNMOSトランジスタ、９１はインバ
ータ、９２はクロツクドインバータ、９３はデー
タバスライン９４に付く負荷容量である。また、
１００はグランド、９６はリードライト信号であ
る。クロツクドインバータ９２について説明す
る。第１３図はクロツクドインバータの回路を示
すもので、NMOSトランジスタＭ３，Ｍ４、
PMOSトランジスタＭ１，Ｍ２から成る。１０
０はグランド、１０１はVCC電源線である。９７
はライトイネーブル信号で、９８は該信号の反転
信号であり、９９はデータ入力である。ライトイ
ネーブル信号９７がＨレベルのとき（９８はＬレ
ベル）、データ入力９９のいかんによらず、出力
９５はオフ状態すなわちハイインピーダンス状態
となる。
NMOSトランジスタＭ３とPMOSトランジス
タＭ２がオフとなるためである。一方、ライトイ
ネーブル信号９７がＬレベルのとき（９８はＨレ
ベル）は、NMOSSトランジスタＭ３とPMOSト
ランジスタＭ２がともにオンとなるので、出力９
５はデータ入力９９に応じてその反転レベルの出
力となる。
さて、第１２図のRAM1ビツトにおいて書込
みは、ライトイネーブル信号９７がＨレベルとな
り、リードライト信号９６がＨレベルのときに行
なわれる。このとき、クロツクドゲート９２はオ
フとなりループが切れ、データバスライン９４上
のデータはライン９５および９９の容量に電荷と
なつて書込まれる。書込みが終れば、信号９６，
９７はレベルに戻る。データはインバータ９１、
クロツクドインバータ９２で形成されるループに
保持される。一方、読出しは、リードライト信号
９６がＨレベル（ライトイネーブル信号９７はＬ
レベルのまま）になつて、ライン９５上の信号レ
ベルが、容量９３を充電あるいは放電することに
よりデータバスライト９４へ伝達される。
読出し時は、保持データが反転しないように
NMOSトランジスタ９０はチヤンネル比を小さ
くオン抵抗を大きく）設計する必要がある。なぜ
なら、たとえばライン９５の信号がＨレベル、ラ
イン９４の信号がＬレベルの状態で読出したと
き、ライン９５の信号は、PMOSトランジスタ
Ｍ１，Ｍ２とNMOSトランジスタ９０の直列接
続された抵抗により電圧分圧され、レベルが低下
するためである。読出す前の状態が上記と反対レ
ベルのときも同様の理由で、NMOSトランジス
タ９０のオン抵抗を大きくする必要がある。
第１４図はRAMブロツクの配線構成を、第１
５図はそのブロツクシンボル図を示す。本ブロツ
クはデータバスラインＤ１，Ｄ２（Al1配線）に
接がれた２ビツト×２ワードのRAMである。１
ワードはリードライト信号RW１、ライトイネー
ブル信号Ｗ１、その反転信号１で制御され、も
う１ワードはリードライト信号RW２、ライトイ
ネーブル信号Ｗ２、その反転信号２で制御され
る。以上の６本のデコードラインは、基本セル例
に直角の方向にAl2で配線される。
第１４図において、配線上のルールおよび番号
で指示されたものは第１０図のものと同じであ
る。データバスラインＤ１，Ｄ２は基本セル列の
両側、フイールド酸化膜上をAl1配線で走つてい
る。そして、６本のデコードラインは基本セル列
と直角方向にAl2配線で規則正しく走つている。
本実施例では、RAMブロツクが６ゲートから
成り、RAM1ビツトは２入力NAND換算で1.5ゲ
ート（基本セル0.75個）だけで構成でき、集積度
を上げることができる。
本発明によれば、RAM、レジスタやJKフリツ
プフロツプなどの大型で複雑なブロツクが容易
に、しかも小型に構成できるマスター方式が得ら
れる。一方、２入力NANDなどの基本ゲート用
小型ブロツクに対しても１ブロツクあたり１ゲー
トに構成でき、無駄なく効率よくゲートを使用す
ることができる。
以上の点から、本マスター方式によれば大型ブ
ロツクに対しても基本小型ブロツクに対しても面
積効率のよいゲートアレイを実現できる。
【図面の簡単な説明】
第１図は従来のマスタチツプの平面図、第２図
は従来の基本セルの平面図、第３図は従来のゲー
トアレイLSIの断面図と層構成を示す展開図、第
４図は従来のマスター方式を示す回路配置図、第
５図は従来例と複数段のマスター方式の有異差を
示す平面図、第６，７図は複数段のマスター方式
を示す平面図、第８図は複数段マスター方式を示
す回路図および構成図、第９図は本発明の一実施
例を示す平面図および構成図、第１０，１１図は
それぞれ、第９図の基本セルを使つて設計した論
理ブロツクの構成図、該論理ブロツクのシンボル
図、第１２図はRAM1ビツトの回路図、第１３
図は第１２図を説明する回路図、第１４図は
RAMブロツクの構成図、第１５図はRAMブロ
ツクのシンボル図。 ２……基本セル、３……基本セル列。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の一方の主面側に少なくとも基本
    トランジスタ素子を固定配置した単位セルを一方
    向に複数個並設したものを単位セル列とし、該単
    位セル列を互いに隣接、並設して複数段構成とし
    たものを基本セル列とし、該基本セル列を列間に
    所定の間隔の配線領域を有して、該基本セル列に
    対し直角方向に複数個並設してなる半導体集積回
    路装置において、上記基本セル列は、上記単位セ
    ル列を所定量互いにずらした位置関係を保持し、
    千鳥状に配置したことを特徴とする半導体集積回
    路装置。 ２ 特許請求の範囲第１項において、上記単位セ
    ルのＸ軸方向の大きさをXBCとしたとき、上記単
    位セル列をＸ軸方向にXBC／２だけ互いにずらし
    た位置関係を保持するように構成したことを特徴
    とする半導体集積回路装置。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4783749A (en) * 1985-05-21 1988-11-08 Siemens Aktiengesellschaft Basic cell realized in the CMOS technique and a method for the automatic generation of such a basic cell
US4786613A (en) * 1987-02-24 1988-11-22 International Business Machines Corporation Method of combining gate array and standard cell circuits on a common semiconductor chip
US5051917A (en) * 1987-02-24 1991-09-24 International Business Machines Corporation Method of combining gate array and standard cell circuits on a common semiconductor chip
JP2516962B2 (ja) * 1987-03-18 1996-07-24 三菱電機株式会社 マスタ−スライスｌｓｉ
US4949149A (en) * 1987-03-31 1990-08-14 Unisys Corporation Semicustom chip whose logic cells have narrow tops and wide bottoms
EP0288688A3 (en) * 1987-04-30 1990-07-11 International Business Machines Corporation Porous circuit macro for semiconductor integrated circuits
GB8722414D0 (en) * 1987-09-23 1987-10-28 Veeder Root Ltd Determining amount of material in tank
US5369595A (en) * 1988-03-18 1994-11-29 International Business Machines Corporation Method of combining gate array and standard cell circuits on a common semiconductor chip
DE4002780C2 (de) * 1990-01-31 1995-01-19 Fraunhofer Ges Forschung Basiszelle für eine kanallose Gate-Array-Anordnung
US20050127399A1 (en) * 2003-12-12 2005-06-16 Meadows Ronald C. Non-uniform gate pitch semiconductor devices
US7135747B2 (en) * 2004-02-25 2006-11-14 Cree, Inc. Semiconductor devices having thermal spacers
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
SG192532A1 (en) 2008-07-16 2013-08-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5125085A (ja) * 1974-06-26 1976-03-01 Ibm Bureenahandotaishusekikairochitsupukozo
JPS5874052A (ja) * 1981-10-29 1983-05-04 Nec Corp マスタ−スライス半導体集積回路装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1440512A (en) * 1973-04-30 1976-06-23 Rca Corp Universal array using complementary transistors
US3999214A (en) * 1974-06-26 1976-12-21 Ibm Corporation Wireable planar integrated circuit chip structure
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
JPS5897847A (ja) * 1981-12-08 1983-06-10 Nec Corp 集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5125085A (ja) * 1974-06-26 1976-03-01 Ibm Bureenahandotaishusekikairochitsupukozo
JPS5874052A (ja) * 1981-10-29 1983-05-04 Nec Corp マスタ−スライス半導体集積回路装置

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Publication number Publication date
JPS5943548A (ja) 1984-03-10
EP0102644A2 (en) 1984-03-14
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US4589007A (en) 1986-05-13
EP0102644B1 (en) 1989-07-19
KR860000970B1 (ko) 1986-07-23
KR840005920A (ko) 1984-11-19
EP0102644A3 (en) 1986-02-19

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