JP2516962B2 - マスタ−スライスｌｓｉ - Google Patents
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- 230000010354 integration Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000006386 memory function Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、活性領域間の配線専用領域の配線容量を
数本（２本〜４本）に限定したゲートアレイに、マクロ
セルを使用して構成したRAMあるいはROMを配置したマス
タースライスLSIに関するものである。
数本（２本〜４本）に限定したゲートアレイに、マクロ
セルを使用して構成したRAMあるいはROMを配置したマス
タースライスLSIに関するものである。
メモリ専用領域を持たず、汎用トランジスタのみで内
部領域を成すゲートアレイチップ内に、RAM,ROM等のメ
モリ機能の回路を実現するには、メモリ機能回路におけ
るメモリセルの部分の機能を司るメモリマクロセルとデ
コーダマクロセルとを組合せる方法が最も容易である。
この一例として第９図に16ワード×４ビット構成のRAM
の回路図を示す。
部領域を成すゲートアレイチップ内に、RAM,ROM等のメ
モリ機能の回路を実現するには、メモリ機能回路におけ
るメモリセルの部分の機能を司るメモリマクロセルとデ
コーダマクロセルとを組合せる方法が最も容易である。
この一例として第９図に16ワード×４ビット構成のRAM
の回路図を示す。
図において、１は基本トランジスタ列１列により構成
された活性領域（マクロセル）からなるデコーダマクロ
セルであり、その入力端子2a〜2dはRAMのアドレス入力
端子3a〜3dに接続されている。また、４はデコーダマク
ロセル１同様活性領域（マクロセル）からなるRAMマク
ロセルであり、各RAMマクロセル４のメモリ選択入力端
子4a〜4pはデコーダマクロセル１の選択出力5a〜5pにそ
れぞれ接続されている。RAMマクロセル４のデータ入力
端子4qはRAMのデータ入力端子6a〜6dに接続されてい
る。RAMマクロセル４のデータ出力端子4rはRAMのデータ
出力端子7a〜7dに接続されている。RAMマクロセル４の
データ書き込み制御入力4sは論理和ゲート回路８の出力
8aに接続されている。RAMマクロセル４のデータ出力制
御入力4tはRAMの選択入力10に接続されている。論理和
ゲート回路８の入力8bはRAMのデータ書き込み制御入力
９に、入力8cはRAMの選択入力10にそれぞれ接続されて
いる。ここで、このRAMのワード／ビット構成を増やす
には、ワード方向に対しては、デコーダマクロセル１の
選択出力数、RAMマクロセル４のメモリ選択入力端子数
をそれぞれ必要数増やせばよい。また、ビット方向に対
してはデコーダマクロセル１に並列接続するRAMマクロ
セル４の数を増やせばよい。
された活性領域（マクロセル）からなるデコーダマクロ
セルであり、その入力端子2a〜2dはRAMのアドレス入力
端子3a〜3dに接続されている。また、４はデコーダマク
ロセル１同様活性領域（マクロセル）からなるRAMマク
ロセルであり、各RAMマクロセル４のメモリ選択入力端
子4a〜4pはデコーダマクロセル１の選択出力5a〜5pにそ
れぞれ接続されている。RAMマクロセル４のデータ入力
端子4qはRAMのデータ入力端子6a〜6dに接続されてい
る。RAMマクロセル４のデータ出力端子4rはRAMのデータ
出力端子7a〜7dに接続されている。RAMマクロセル４の
データ書き込み制御入力4sは論理和ゲート回路８の出力
8aに接続されている。RAMマクロセル４のデータ出力制
御入力4tはRAMの選択入力10に接続されている。論理和
ゲート回路８の入力8bはRAMのデータ書き込み制御入力
９に、入力8cはRAMの選択入力10にそれぞれ接続されて
いる。ここで、このRAMのワード／ビット構成を増やす
には、ワード方向に対しては、デコーダマクロセル１の
選択出力数、RAMマクロセル４のメモリ選択入力端子数
をそれぞれ必要数増やせばよい。また、ビット方向に対
してはデコーダマクロセル１に並列接続するRAMマクロ
セル４の数を増やせばよい。
第10図に一例として32ワード×６ビット構成に拡張し
た回路図を示す。図において、11はデコーダマクロセル
であり、その入力端子12a〜12eはRAMのアドレス入力端
子3a〜3eに接続されている。また14はRAMマクロセルで
あり、各RAMマクロセル14のメモリ選択入力端子14aa〜1
4za,14ab〜14fbはデコーダマクロセル11の選択出力15aa
〜15za,15ab〜15fbにそれぞれ接続されている。RAMマク
ロセル14のデータ出力端子14bは、RAMのデータ出力端子
7a〜7fに接続されている。RAMマクロセル14のデータ書
き込み制御入力14cは、論理和ゲート回路８の出力8aに
接続されている。RAMマクロセル14のデータ書き込み制
御入力14cは、論理和ゲート回路８の出力8aに接続され
ている。RAMマクロセル14のデータ出力制御入力14dはRA
Mの選択入力10に接続されている。
た回路図を示す。図において、11はデコーダマクロセル
であり、その入力端子12a〜12eはRAMのアドレス入力端
子3a〜3eに接続されている。また14はRAMマクロセルで
あり、各RAMマクロセル14のメモリ選択入力端子14aa〜1
4za,14ab〜14fbはデコーダマクロセル11の選択出力15aa
〜15za,15ab〜15fbにそれぞれ接続されている。RAMマク
ロセル14のデータ出力端子14bは、RAMのデータ出力端子
7a〜7fに接続されている。RAMマクロセル14のデータ書
き込み制御入力14cは、論理和ゲート回路８の出力8aに
接続されている。RAMマクロセル14のデータ書き込み制
御入力14cは、論理和ゲート回路８の出力8aに接続され
ている。RAMマクロセル14のデータ出力制御入力14dはRA
Mの選択入力10に接続されている。
ところで、マスタースライス方式LSIであるゲートア
レイチップは第11図に示す構造を持っている。図におい
て、16aはゲートアレイチップ本体、17は入出力インタ
ーフェースバッファ領域、18は単体トランジスタを並列
配置してなる活性領域、19は配線専用領域である。入出
力インターフェースバッファ領域はゲートアレイチップ
本体16の周辺域に配置され、この入出力インターフェー
スバッファ領域17に囲まれた領域に活性領域18と配線専
用領域19とが交互に配置されている。
レイチップは第11図に示す構造を持っている。図におい
て、16aはゲートアレイチップ本体、17は入出力インタ
ーフェースバッファ領域、18は単体トランジスタを並列
配置してなる活性領域、19は配線専用領域である。入出
力インターフェースバッファ領域はゲートアレイチップ
本体16の周辺域に配置され、この入出力インターフェー
スバッファ領域17に囲まれた領域に活性領域18と配線専
用領域19とが交互に配置されている。
第12図には第11図に示したゲートアレイチップ本体16
の入出力インターフェースバッファ領域により囲まれる
一部を拡大したものである。図において、活性領域18は
基本トランジスタ20の並びにより構成されている。さら
に、近年では集積度，配置配線効率の向上を目的として
新しいマスタースライス方式LSIが開発された。
の入出力インターフェースバッファ領域により囲まれる
一部を拡大したものである。図において、活性領域18は
基本トランジスタ20の並びにより構成されている。さら
に、近年では集積度，配置配線効率の向上を目的として
新しいマスタースライス方式LSIが開発された。
第13図はその新しいマスタースライス方式LSIのチッ
プ構造を示す図である。図において、16bは新しい方式
のゲートアレイチップ本体、17は入出力インターフェー
スバッファ領域で、チップ本体16bの周辺域に配置され
ている。18は活性領域であり、複数の活性領域が互いに
密着させられ、入出力インターフェースバッファ領域17
に囲まれた領域に配置されている。19は配線専用領域
で、入出力インターフェースバッファ領域17と活性領域
18の集合領域との間に設けられている。
プ構造を示す図である。図において、16bは新しい方式
のゲートアレイチップ本体、17は入出力インターフェー
スバッファ領域で、チップ本体16bの周辺域に配置され
ている。18は活性領域であり、複数の活性領域が互いに
密着させられ、入出力インターフェースバッファ領域17
に囲まれた領域に配置されている。19は配線専用領域
で、入出力インターフェースバッファ領域17と活性領域
18の集合領域との間に設けられている。
第14図は第13図における活性領域18の集合領域の拡大
図である。図において、活性領域18は基本トランジスタ
20の並びにより構成され、活性領域同士は互いに隣接さ
れている。
図である。図において、活性領域18は基本トランジスタ
20の並びにより構成され、活性領域同士は互いに隣接さ
れている。
この新しいマスタースライス方式のLSIではRAMの回路
を第９図または第10図のような構成にすれば、RAMに使
われる単位機能は全てマクロセルであり、特別なメモリ
専用領域を設けることなく他の論理マクロセルと同様に
活性領域18上に配置が可能で、容易にRAMの機能を実現
することが可能となった。さらに、ゲートアレイチップ
の構造を第13図のような、所謂トランジスタ敷き詰め方
式にした場合には、活性領域18は活性領域専用ではな
く、配線領域として使うことにより、活性領域として使
用する領域間が配線領域となるため、任意の活性領域段
数を配線領域として使用可能になり、配線が極端に多い
回路が実現可能となった。
を第９図または第10図のような構成にすれば、RAMに使
われる単位機能は全てマクロセルであり、特別なメモリ
専用領域を設けることなく他の論理マクロセルと同様に
活性領域18上に配置が可能で、容易にRAMの機能を実現
することが可能となった。さらに、ゲートアレイチップ
の構造を第13図のような、所謂トランジスタ敷き詰め方
式にした場合には、活性領域18は活性領域専用ではな
く、配線領域として使うことにより、活性領域として使
用する領域間が配線領域となるため、任意の活性領域段
数を配線領域として使用可能になり、配線が極端に多い
回路が実現可能となった。
ところが、前記構成を持つRAMを第11図の従来のゲー
トアレイチップ上にレイアウトすると次のような問題点
が現われる。まず、RAMを構成するRAMマクロセルのメモ
リ選択入力を他のRAMマクロセルのメモリ選択入力と並
列接続するため、マクロセル間の配線は一方向の配線が
ほとんどを占め、その配線と直交する配線はほとんど必
要としない。新しいゲートアレイチップ構造でも配線領
域は活性領域の高さ単位にしか構成できないので、RAM
の配置に関しては従来のゲートアレイ上に配置する場合
と大差はない。なおその上、活性領域として使用してい
る基本トランジスタ列上に、RAM内のRAMマクロセルとRA
Mの回路に直接関係のない他の論理マクロセルとを配置
すると第16図に示すように、論理マクロセル部分は多く
の配線トラックを使用し、RAMマクロセル部分はほとん
ど配線トラックを使用せず、同一配線領域内に配線密度
のアンバランスが生じ、集積効率が悪くなるなどの現象
があった。
トアレイチップ上にレイアウトすると次のような問題点
が現われる。まず、RAMを構成するRAMマクロセルのメモ
リ選択入力を他のRAMマクロセルのメモリ選択入力と並
列接続するため、マクロセル間の配線は一方向の配線が
ほとんどを占め、その配線と直交する配線はほとんど必
要としない。新しいゲートアレイチップ構造でも配線領
域は活性領域の高さ単位にしか構成できないので、RAM
の配置に関しては従来のゲートアレイ上に配置する場合
と大差はない。なおその上、活性領域として使用してい
る基本トランジスタ列上に、RAM内のRAMマクロセルとRA
Mの回路に直接関係のない他の論理マクロセルとを配置
すると第16図に示すように、論理マクロセル部分は多く
の配線トラックを使用し、RAMマクロセル部分はほとん
ど配線トラックを使用せず、同一配線領域内に配線密度
のアンバランスが生じ、集積効率が悪くなるなどの現象
があった。
この発明は上記のような問題点を解決するためになさ
れたもので、RAMを含んだ回路をマスタースライス方式L
SIにより実現する際に、集積度を悪くする要因を除去
し、より一層の高集積化およびRAM動作を高速化できる
マスタースライスLSIを得ることを目的とするものであ
る。
れたもので、RAMを含んだ回路をマスタースライス方式L
SIにより実現する際に、集積度を悪くする要因を除去
し、より一層の高集積化およびRAM動作を高速化できる
マスタースライスLSIを得ることを目的とするものであ
る。
この発明に係るマスタースライスLSIは、それぞれが
能動素子を横方向に配列してなり、縦方向に並列配置さ
れる複数の活性領域と、これら複数の活性領域の隣接す
る活性領域間に配置され、それぞれが縦方向に２本ない
し４本の配線容量を持った複数の配線専用領域を有する
チップ本体と、アドレスが入力される複数の入力端子を
有し、ワード数に応じた複数の選択出力端子を有し、前
記複数の活性領域のうちの１つの活性領域に設けられる
デコーダマクロセルと、それぞれが前記複数の活性領域
のうちの、前記デコーダマクロセルが設けられる活性領
域とは別でかつ互いに異なる１つの活性領域に並列して
設けられ、前記デコーダマクロセルの対応した選択出力
端子からの出力を伝達するための縦方向に沿って延在す
る配線にそれぞれが接続される前記デコーダマクロセル
の選択出力端子の数と同じ数のメモリ選択入力端子と、
データを出力するためのデータ出力端子とをそれぞれ有
する複数のメモリ用マクロセルとを備えるようにしたも
のである。
能動素子を横方向に配列してなり、縦方向に並列配置さ
れる複数の活性領域と、これら複数の活性領域の隣接す
る活性領域間に配置され、それぞれが縦方向に２本ない
し４本の配線容量を持った複数の配線専用領域を有する
チップ本体と、アドレスが入力される複数の入力端子を
有し、ワード数に応じた複数の選択出力端子を有し、前
記複数の活性領域のうちの１つの活性領域に設けられる
デコーダマクロセルと、それぞれが前記複数の活性領域
のうちの、前記デコーダマクロセルが設けられる活性領
域とは別でかつ互いに異なる１つの活性領域に並列して
設けられ、前記デコーダマクロセルの対応した選択出力
端子からの出力を伝達するための縦方向に沿って延在す
る配線にそれぞれが接続される前記デコーダマクロセル
の選択出力端子の数と同じ数のメモリ選択入力端子と、
データを出力するためのデータ出力端子とをそれぞれ有
する複数のメモリ用マクロセルとを備えるようにしたも
のである。
この発明においては、配線専用領域を２〜４本持った
ため、配線領域として数本しか用いない配線部分につい
ては、活性領域を配線領域として用いなくてよく、RAM
を小ブロックのRAMによる構成にしたことにより、RAM内
部の配線が極めて少なくなり、RAM動作が高速化され
る。また活性領域を論理回路領域とメモリ領域とに分割
したことにより、メモリ領域の集積度が飛躍的に向上す
る。
ため、配線領域として数本しか用いない配線部分につい
ては、活性領域を配線領域として用いなくてよく、RAM
を小ブロックのRAMによる構成にしたことにより、RAM内
部の配線が極めて少なくなり、RAM動作が高速化され
る。また活性領域を論理回路領域とメモリ領域とに分割
したことにより、メモリ領域の集積度が飛躍的に向上す
る。
以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例によるマスタースライスLSIを
示す。なおRAMのビット／ワード構成は、本発明の効果
が十分に発揮できる32ワード×16ビット構成とする。第
１図において、25a,25bは16ワード×４ビット構成の小R
AM（集合体）であり、各小RAM25a,25bは第９図に示した
RAMと同様に、１つのデコーダマクロセル１および複数
のRAMマクロセル４を有し、デコーダマクロセル１は基
本トランジスタ列１列により構成された活性領域（マク
ロセル）からなり、その入力端子2a〜2dはRAMのアドレ
ス入力端子3a〜3dに接続されている。また、RAMマクロ
セル４はデコーダマクロセル１と同様に活性領域（マク
ロセル）からなるものであり、各RAMマクロセル４のメ
モリ選択入力端子4a〜4pはデコーダマクロセル１の選択
出力5a〜5pにそれぞれ接続されている。そして、また、
各小RAM25a,25bはマクロセルが縦積みに配置され、マク
ロセル間の配線が縦配線によりその殆どの結線が成され
ており、具体的にはデコーダマクロセル１とRAMマクロ
セル４、RAMマクロセル４同士が長辺同士を対向させ
て、それぞれが別々の活性領域に並列して構成され、結
線を必要とするデコーダマクロセル１の選択出力端子5a
〜5pとRAMマクロセル４のメモリ選択入力端子4a〜4pと
が縦配線によって接続されているものである。小RAM25a
のデータ入力端子6a〜6dはそれぞれデータ入力端子26a
〜26dに接続されている。小RAM25aのデータ出力端子7a
〜7dはそれぞれデータ出力端子27a〜27dに接続されてい
る。データ書き込み制御入力９はデータ書き込み入力端
子29に接続されている。小RAM25aのアドレス入力3a〜3d
はアドレス端子30a〜30dに接続されている。小RAM25aの
データ出力制御入力10は論理ゲート31の出力端子に、論
理ゲート31の入力端子はアドレス端子30eにそれぞれ接
続されている。論理ゲート32の入力端子は論理ゲートの
出力端子に、論理ゲート32の出力端子は小RAM25bのデー
タ出力制御入力10に接続されている。なお、小RAM25aと
RAM25bとは同一のものである。また論理ゲート31,32は
小RAM25a,25b内のデコーダを駆動する上位デコーダの一
部である。
１図は本発明の一実施例によるマスタースライスLSIを
示す。なおRAMのビット／ワード構成は、本発明の効果
が十分に発揮できる32ワード×16ビット構成とする。第
１図において、25a,25bは16ワード×４ビット構成の小R
AM（集合体）であり、各小RAM25a,25bは第９図に示した
RAMと同様に、１つのデコーダマクロセル１および複数
のRAMマクロセル４を有し、デコーダマクロセル１は基
本トランジスタ列１列により構成された活性領域（マク
ロセル）からなり、その入力端子2a〜2dはRAMのアドレ
ス入力端子3a〜3dに接続されている。また、RAMマクロ
セル４はデコーダマクロセル１と同様に活性領域（マク
ロセル）からなるものであり、各RAMマクロセル４のメ
モリ選択入力端子4a〜4pはデコーダマクロセル１の選択
出力5a〜5pにそれぞれ接続されている。そして、また、
各小RAM25a,25bはマクロセルが縦積みに配置され、マク
ロセル間の配線が縦配線によりその殆どの結線が成され
ており、具体的にはデコーダマクロセル１とRAMマクロ
セル４、RAMマクロセル４同士が長辺同士を対向させ
て、それぞれが別々の活性領域に並列して構成され、結
線を必要とするデコーダマクロセル１の選択出力端子5a
〜5pとRAMマクロセル４のメモリ選択入力端子4a〜4pと
が縦配線によって接続されているものである。小RAM25a
のデータ入力端子6a〜6dはそれぞれデータ入力端子26a
〜26dに接続されている。小RAM25aのデータ出力端子7a
〜7dはそれぞれデータ出力端子27a〜27dに接続されてい
る。データ書き込み制御入力９はデータ書き込み入力端
子29に接続されている。小RAM25aのアドレス入力3a〜3d
はアドレス端子30a〜30dに接続されている。小RAM25aの
データ出力制御入力10は論理ゲート31の出力端子に、論
理ゲート31の入力端子はアドレス端子30eにそれぞれ接
続されている。論理ゲート32の入力端子は論理ゲートの
出力端子に、論理ゲート32の出力端子は小RAM25bのデー
タ出力制御入力10に接続されている。なお、小RAM25aと
RAM25bとは同一のものである。また論理ゲート31,32は
小RAM25a,25b内のデコーダを駆動する上位デコーダの一
部である。
さて、次にこのRAM回路を実現するチップの構造を示
す第２図について説明する。図において、33は本発明に
よるゲートアレイチップ本体、17は入出力インターフェ
ースバッファ領域で、チップ本体33の周辺域に配置され
ている。18は活性領域（マクロセル）であり、これを用
いて、小RAMのデコーダマクロセルやRAMマクロセルが構
成されている。34は配線容量が３本である配線専用領域
で、入出力インターフェースバッファ領域17に囲まれた
領域に活性領域18と互いの長辺が接するように配置され
ている。但し、配線専用領域34と活性領域18とを交互に
並べた両端に位置する活性領域18と入出力インターフェ
ースバッファ領域17の長辺が隣りあう位置には、配線専
用領域34に比べ同一又は多い配線容量を持つ配線専用領
域19がある。
す第２図について説明する。図において、33は本発明に
よるゲートアレイチップ本体、17は入出力インターフェ
ースバッファ領域で、チップ本体33の周辺域に配置され
ている。18は活性領域（マクロセル）であり、これを用
いて、小RAMのデコーダマクロセルやRAMマクロセルが構
成されている。34は配線容量が３本である配線専用領域
で、入出力インターフェースバッファ領域17に囲まれた
領域に活性領域18と互いの長辺が接するように配置され
ている。但し、配線専用領域34と活性領域18とを交互に
並べた両端に位置する活性領域18と入出力インターフェ
ースバッファ領域17の長辺が隣りあう位置には、配線専
用領域34に比べ同一又は多い配線容量を持つ配線専用領
域19がある。
第３図は第２図における活性領域18と配線専用領域34
の隣接領域との拡大図である。図において、活性領域18
は基本トランジスタ20の並びにより構成される。
の隣接領域との拡大図である。図において、活性領域18
は基本トランジスタ20の並びにより構成される。
第２図に示す構造をもつゲートアレイチップの活性領
域18と配線専用領域34の使用方法を、具体的な配線が活
性領域18と配線専用領域34内に布線された様子を示した
第４図を用いて説明する。
域18と配線専用領域34の使用方法を、具体的な配線が活
性領域18と配線専用領域34内に布線された様子を示した
第４図を用いて説明する。
今、活性領域18のうち（Ａ）段と（Ｃ）段に論理機能
を果たすように論理ゲートをそれぞれの段に単数又は複
数個配置した場合、（Ａ）段と（Ｃ）段に配置された論
理ゲート及び（Ｂ）段を除く他の活性領域段に配置した
論理ゲートとの接続により（Ａ）段と（Ｃ）段間に横配
線21が発生する。この発生した横配線数が３本より多い
場合、Ｂ段を配線専用領域として使用すると、Ａ段とＣ
段間には計17本の横配線が可能となる。但し、１活性領
域を配線専用領域として用いるとき活性領域の高さが横
配線11本分の占める幅と同じであるとしている。よっ
て、活性領域１段を配線専用領域に転用する毎に、もと
もとの配線専用領域34の横配線容量と併わせて14本ずつ
増えてゆく。また一方、発生した横配線数が３本以下の
場合、Ｂ段をＣ段の代わりに使用することができる。こ
のような特徴を持つ下地に対して第１図に示したRAM
は、もともとRAMを構成する小RAM25a,25b自体がマクロ
セル間の配線を、マクロセルを縦積みに配置することに
より、単に縦配線によりその殆どの結線が成される。そ
の状態を示した図が第５図であり、この第５図から明ら
かなように、デコーダマクロセル１と各RAMマクロセル
４とは長辺同士を対向させて別々の活性領域に並列して
配置され、デコーダマクロセル１とRAMマクロセル４と
の互いに共通に接続される端子同士、具体的一例とし
て、デコーダマクロセル１の選択出力端子5a〜5pとRAM
マクロセル４のメモリ選択入力端子4a〜4pとは縦配線に
よって接続される。さらに、第６図に示すように複数の
小RAMにて構成されるRAMとしては、小RAM同士25a1〜25a
4,25b1〜25b4を隣接させてゆく。このとき25b1〜25b4の
ように隣接させた小RAMがチップの幅ｄに納まらなくな
れば、チップ幅のところでそのかたまりを分割し分割し
たかたまり25b2〜25b4をさらに積み上げて隣接させてゆ
く。以上をくり返してRAMの配置を終える。そして残っ
たランダムロジック素子を残りの領域に配置すればLSI
の完成である。
を果たすように論理ゲートをそれぞれの段に単数又は複
数個配置した場合、（Ａ）段と（Ｃ）段に配置された論
理ゲート及び（Ｂ）段を除く他の活性領域段に配置した
論理ゲートとの接続により（Ａ）段と（Ｃ）段間に横配
線21が発生する。この発生した横配線数が３本より多い
場合、Ｂ段を配線専用領域として使用すると、Ａ段とＣ
段間には計17本の横配線が可能となる。但し、１活性領
域を配線専用領域として用いるとき活性領域の高さが横
配線11本分の占める幅と同じであるとしている。よっ
て、活性領域１段を配線専用領域に転用する毎に、もと
もとの配線専用領域34の横配線容量と併わせて14本ずつ
増えてゆく。また一方、発生した横配線数が３本以下の
場合、Ｂ段をＣ段の代わりに使用することができる。こ
のような特徴を持つ下地に対して第１図に示したRAM
は、もともとRAMを構成する小RAM25a,25b自体がマクロ
セル間の配線を、マクロセルを縦積みに配置することに
より、単に縦配線によりその殆どの結線が成される。そ
の状態を示した図が第５図であり、この第５図から明ら
かなように、デコーダマクロセル１と各RAMマクロセル
４とは長辺同士を対向させて別々の活性領域に並列して
配置され、デコーダマクロセル１とRAMマクロセル４と
の互いに共通に接続される端子同士、具体的一例とし
て、デコーダマクロセル１の選択出力端子5a〜5pとRAM
マクロセル４のメモリ選択入力端子4a〜4pとは縦配線に
よって接続される。さらに、第６図に示すように複数の
小RAMにて構成されるRAMとしては、小RAM同士25a1〜25a
4,25b1〜25b4を隣接させてゆく。このとき25b1〜25b4の
ように隣接させた小RAMがチップの幅ｄに納まらなくな
れば、チップ幅のところでそのかたまりを分割し分割し
たかたまり25b2〜25b4をさらに積み上げて隣接させてゆ
く。以上をくり返してRAMの配置を終える。そして残っ
たランダムロジック素子を残りの領域に配置すればLSI
の完成である。
なお、上記実施例では、活性領域として使用できる段
の間に設けられている配線専用領域の配線トラック容量
を３本としたが、２本でも４本でもよい。また、LSIと
してもっている小RAMは全て同じ大きさを持つ必要はな
い。この場合、小RAMの配置方法は全ての小RAMをチップ
底辺と同一線上にして隣接させた並びがチップ幅をこえ
るときは、その区切りが小RAMの端になるように小RAMの
かたまりを配置し、かつそれを積み上げる。
の間に設けられている配線専用領域の配線トラック容量
を３本としたが、２本でも４本でもよい。また、LSIと
してもっている小RAMは全て同じ大きさを持つ必要はな
い。この場合、小RAMの配置方法は全ての小RAMをチップ
底辺と同一線上にして隣接させた並びがチップ幅をこえ
るときは、その区切りが小RAMの端になるように小RAMの
かたまりを配置し、かつそれを積み上げる。
このように配置する際小RAMの並びA,B,Cにおいて各区
切りをつけられた小RAMのうち最もマクロセル数が大き
いものの（例えば並びＢにおいては25d）マクロセル数
と区切りの幅（並びＢにおいてはd2）とを掛け合わせて
面積を求め、この合計が最小になるような並びとなるよ
うにチップ上に各小RAMを配置する。
切りをつけられた小RAMのうち最もマクロセル数が大き
いものの（例えば並びＢにおいては25d）マクロセル数
と区切りの幅（並びＢにおいてはd2）とを掛け合わせて
面積を求め、この合計が最小になるような並びとなるよ
うにチップ上に各小RAMを配置する。
また、上記実施例ではLSI回路に含むメモリ回路とし
てRAMを用いたが、メモリ回路がROMであっても同様の効
果を奏する。
てRAMを用いたが、メモリ回路がROMであっても同様の効
果を奏する。
このように、本実施例ではマクロセルと２〜４本の容
量を持つ配線専用領域とを交互に配置してマクロセル領
域を構成し、RAMを上位デコーダにより駆動される複数
の小RAMから構成し、小RAMはRAMマクロセル同士あるい
はRAMマクロセルとデコーダマクロセル同士を長辺同士
を対向させて構成し、かつ小RAMのマクロセル数の等し
いもの同士のかたまりはその幅がチップ幅を越えるとこ
ろで分割して積み上げかつメモリ領域の面積が最小限に
なるように小RAMの各並びの面積が最小となるよう配置
したので、メモリ面積が最小限で済み配線のアンバラン
スが解消され、しかもメモリ動作速度が向上するという
効果がある。
量を持つ配線専用領域とを交互に配置してマクロセル領
域を構成し、RAMを上位デコーダにより駆動される複数
の小RAMから構成し、小RAMはRAMマクロセル同士あるい
はRAMマクロセルとデコーダマクロセル同士を長辺同士
を対向させて構成し、かつ小RAMのマクロセル数の等し
いもの同士のかたまりはその幅がチップ幅を越えるとこ
ろで分割して積み上げかつメモリ領域の面積が最小限に
なるように小RAMの各並びの面積が最小となるよう配置
したので、メモリ面積が最小限で済み配線のアンバラン
スが解消され、しかもメモリ動作速度が向上するという
効果がある。
以上のように、この発明に係るマスタースライスLSI
によれば、それぞれが能動素子を横方向に配列してな
り、縦方向に並列配置される複数の活性領域と、これら
複数の活性領域の隣接する活性領域間に配置され、それ
ぞれが縦方向に２本ないし４本の配線容量を持った複数
の配線専用領域を有するチップ本体と、アドレスが入力
される複数の入力端子を有し、ワード数に応じた複数の
選択出力端子を有し、前記複数の活性領域のうちの１つ
の活性領域に設けられるデコーダマクロセルと、それぞ
れが前記複数の活性領域のうちの、前記デコーダマクロ
セルが設けられる活性領域とは別でかつ互いに異なる１
つの活性領域に並列して設けられ、前記デコーダマクロ
セルの対応した選択出力端子からの出力を伝達するため
の縦方向に沿って延在する配線にそれぞれが接続される
前記デコーダマクロセルの選択出力端子の数と同じ数の
メモリ選択入力端子と、データを出力するためのデータ
出力端子とをそれぞれ有する複数のメモリ用マクロセル
とを備えるようにしたので、マスタースライスLSIにRAM
を，専用領域を用いることなく搭載する場合に要する配
線トラック容量を、その集積度や回路性能の観点から最
適な本数とすることができるとともに、RAMの内部の配
線を極めて少なくすることができ、しかも、その動作を
高速化でき、メモリ領域の集積度を向上することができ
る効果がある。
によれば、それぞれが能動素子を横方向に配列してな
り、縦方向に並列配置される複数の活性領域と、これら
複数の活性領域の隣接する活性領域間に配置され、それ
ぞれが縦方向に２本ないし４本の配線容量を持った複数
の配線専用領域を有するチップ本体と、アドレスが入力
される複数の入力端子を有し、ワード数に応じた複数の
選択出力端子を有し、前記複数の活性領域のうちの１つ
の活性領域に設けられるデコーダマクロセルと、それぞ
れが前記複数の活性領域のうちの、前記デコーダマクロ
セルが設けられる活性領域とは別でかつ互いに異なる１
つの活性領域に並列して設けられ、前記デコーダマクロ
セルの対応した選択出力端子からの出力を伝達するため
の縦方向に沿って延在する配線にそれぞれが接続される
前記デコーダマクロセルの選択出力端子の数と同じ数の
メモリ選択入力端子と、データを出力するためのデータ
出力端子とをそれぞれ有する複数のメモリ用マクロセル
とを備えるようにしたので、マスタースライスLSIにRAM
を，専用領域を用いることなく搭載する場合に要する配
線トラック容量を、その集積度や回路性能の観点から最
適な本数とすることができるとともに、RAMの内部の配
線を極めて少なくすることができ、しかも、その動作を
高速化でき、メモリ領域の集積度を向上することができ
る効果がある。
第１図はこの発明の一実施例によるマスタースライスLS
IのRAMの回路図、第２図はこの発明の一実施例によるゲ
ートアレイLSIのマスターチップの構造を示す図、第３
図は第２図の一部の拡大図、第４図はこの発明の一実施
例による活性領域を配線領域として使用した場合の構成
図、第５図はこの発明におけるマスターチップ構造の一
部に小RAMをレイアウトした場合の各マクロセルと配線
との関係を示す図、第６図はこの発明におけるマスター
チップに小RAMを配置する位置を示した図、第７図はLSI
回路に含まれる小RAMの大きさが異なる場合の各小RAMの
配置を示した図、第８図はこの発明におけるゲートアレ
イチップの使用区分を示す図、第９図は小RAMを示す回
路図、第10図は従来のRAM回路図、第11図は従来のゲー
トアレイのチップ構造図、第12図は第11図に示した従来
のゲートアレイチップの拡大図、第13図は従来のトラン
ジスタ敷き詰め方式ゲートアレイのチップ構造図、第14
図は第13図に示したチップの拡大図、第15図は第13図に
示したマスタチップ構造に対して活性領域を配線領域と
して使用した場合の構成部分図、第16図は小RAMを配置
した活性領域段に他のランダムロジック素子をレイアウ
トした場合の配線領域の使用例を示した図である。 図において、１はデコーダマクロセル、４はメモリマク
ロセル、17は入出力インターフェースバッファ領域、18
は活性領域、19は配線専用領域、25a〜25eは小RAM、34
はトラック容量が３本の配線専用領域、33はゲートアレ
イチップ、35はメモリ配置領域、36はランダムロジック
配置領域である。 なお図中同一符号は同一又は相当部分を示す。
IのRAMの回路図、第２図はこの発明の一実施例によるゲ
ートアレイLSIのマスターチップの構造を示す図、第３
図は第２図の一部の拡大図、第４図はこの発明の一実施
例による活性領域を配線領域として使用した場合の構成
図、第５図はこの発明におけるマスターチップ構造の一
部に小RAMをレイアウトした場合の各マクロセルと配線
との関係を示す図、第６図はこの発明におけるマスター
チップに小RAMを配置する位置を示した図、第７図はLSI
回路に含まれる小RAMの大きさが異なる場合の各小RAMの
配置を示した図、第８図はこの発明におけるゲートアレ
イチップの使用区分を示す図、第９図は小RAMを示す回
路図、第10図は従来のRAM回路図、第11図は従来のゲー
トアレイのチップ構造図、第12図は第11図に示した従来
のゲートアレイチップの拡大図、第13図は従来のトラン
ジスタ敷き詰め方式ゲートアレイのチップ構造図、第14
図は第13図に示したチップの拡大図、第15図は第13図に
示したマスタチップ構造に対して活性領域を配線領域と
して使用した場合の構成部分図、第16図は小RAMを配置
した活性領域段に他のランダムロジック素子をレイアウ
トした場合の配線領域の使用例を示した図である。 図において、１はデコーダマクロセル、４はメモリマク
ロセル、17は入出力インターフェースバッファ領域、18
は活性領域、19は配線専用領域、25a〜25eは小RAM、34
はトラック容量が３本の配線専用領域、33はゲートアレ
イチップ、35はメモリ配置領域、36はランダムロジック
配置領域である。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173
Claims (1)
- 【請求項１】それぞれが能動素子を横方向に配列してな
り、縦方向に並列配置される複数の活性領域と、これら
複数の活性領域の隣接する活性領域間に配置され、それ
ぞれが縦方向に２本ないし４本の配線容量を持った複数
の配線専用領域を有するチップ本体と、 アドレスが入力される複数の入力端子を有し、ワード数
に応じた複数の選択出力端子を有し、前記複数の活性領
域のうちの１つの活性領域に設けられるデコーダマクロ
セルと、 それぞれが前記複数の活性領域のうちの、前記デコーダ
マクロセルが設けられる活性領域とは別でかつ互いに異
なる１つの活性領域に並列して設けられ、前記デコーダ
マクロセルの対応した選択出力端子からの出力を伝達す
るための縦方向に沿って延在する配線にそれぞれが接続
される前記デコーダマクロセルの選択出力端子の数と同
じ数のメモリ選択入力端子と、データを出力するための
データ出力端子とをそれぞれ有する複数のメモリ用マク
ロセルとを備えたことを特徴とするマスタースライスLS
I。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064786A JP2516962B2 (ja) | 1987-03-18 | 1987-03-18 | マスタ−スライスｌｓｉ |
| US07/165,470 US4849932A (en) | 1987-03-18 | 1988-03-08 | Master slice integrated circuit having a memory region |
| GB8805499A GB2202374B (en) | 1987-03-18 | 1988-03-08 | Master slice integrated circuit having a memory region |
| DE3807816A DE3807816A1 (de) | 1987-03-18 | 1988-03-10 | Hochintegriertes master-slice-ic mit speicherbereich und verfahren zu dessen herstellung |
| US07/346,721 US5108942A (en) | 1987-03-18 | 1989-05-03 | Master slice integrated circuit having a memory region |
| US07/691,789 US5172210A (en) | 1987-03-18 | 1991-04-26 | Master slice integrated circuit having a memory region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064786A JP2516962B2 (ja) | 1987-03-18 | 1987-03-18 | マスタ−スライスｌｓｉ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7303094A Division JP2686431B2 (ja) | 1995-11-21 | 1995-11-21 | マスタースライスｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229733A JPS63229733A (ja) | 1988-09-26 |
| JP2516962B2 true JP2516962B2 (ja) | 1996-07-24 |
Family
ID=13268259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064786A Expired - Lifetime JP2516962B2 (ja) | 1987-03-18 | 1987-03-18 | マスタ−スライスｌｓｉ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4849932A (ja) |
| JP (1) | JP2516962B2 (ja) |
| DE (1) | DE3807816A1 (ja) |
| GB (1) | GB2202374B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168342A (en) * | 1989-01-30 | 1992-12-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of the same |
| JP3178932B2 (ja) * | 1993-03-02 | 2001-06-25 | 富士通株式会社 | 半導体集積回路装置 |
| JP3039210B2 (ja) * | 1993-08-03 | 2000-05-08 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614802A (en) * | 1979-07-18 | 1981-02-13 | Hitachi Ltd | Profile of accelerating blade |
| JPS5665395A (en) * | 1979-10-30 | 1981-06-03 | Fujitsu Ltd | Bit-line voltage level setting circuit |
| FR2524206B1 (fr) * | 1982-03-26 | 1985-12-13 | Thomson Csf Mat Tel | Circuit integre prediffuse, et procede d'interconnexion des cellules de ce circuit |
| JPS5943548A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6065547A (ja) * | 1983-09-20 | 1985-04-15 | Sharp Corp | 半導体装置 |
| US4623911A (en) * | 1983-12-16 | 1986-11-18 | Rca Corporation | High circuit density ICs |
| EP0170052B1 (en) * | 1984-07-02 | 1992-04-01 | Fujitsu Limited | Master slice type semiconductor circuit device |
| JPS61114550A (ja) * | 1984-11-09 | 1986-06-02 | Toshiba Corp | 論理回路装置 |
| JPH0695569B2 (ja) * | 1984-11-20 | 1994-11-24 | 富士通株式会社 | ゲ−トアレイｌｓｉ装置 |
| US4602270A (en) * | 1985-05-17 | 1986-07-22 | United Technologies Corporation | Gate array with reduced isolation |
| JPS628538A (ja) * | 1985-07-05 | 1987-01-16 | Hitachi Ltd | 半導体集積回路装置 |
| JPH079941B2 (ja) * | 1986-04-09 | 1995-02-01 | 日本電気株式会社 | 集積回路装置の設計方法 |
-
1987
- 1987-03-18 JP JP62064786A patent/JP2516962B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-08 GB GB8805499A patent/GB2202374B/en not_active Expired - Fee Related
- 1988-03-08 US US07/165,470 patent/US4849932A/en not_active Expired - Fee Related
- 1988-03-10 DE DE3807816A patent/DE3807816A1/de active Granted
-
1989
- 1989-05-03 US US07/346,721 patent/US5108942A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3807816A1 (de) | 1988-09-29 |
| GB2202374B (en) | 1990-07-04 |
| JPS63229733A (ja) | 1988-09-26 |
| GB8805499D0 (en) | 1988-04-07 |
| US5108942A (en) | 1992-04-28 |
| US4849932A (en) | 1989-07-18 |
| GB2202374A (en) | 1988-09-21 |
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