DE3807816A1

DE3807816A1 - Hochintegriertes master-slice-ic mit speicherbereich und verfahren zu dessen herstellung

Info

Publication number: DE3807816A1
Application number: DE3807816A
Authority: DE
Inventors: Ryou Yonezu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-03-18
Filing date: 1988-03-10
Publication date: 1988-09-29
Also published as: GB2202374B; JPS63229733A; GB8805499D0; JP2516962B2; US5108942A; US4849932A; GB2202374A

Description

Die Erfindung betrifft ein hochintegriertes Master- Slice-IC mit Speicherbereich sowie ein Verfahren zu des sen Herstellung.

Bei hochintegrierten Master-Slice-IC's (LSI) werden eine logische Schaltung und ein Speicher oft auf einem einzi gen Gatterfeld-Chip ausgebildet. Um die Universität des Gatterfeld-Chip's beizubehalten, wird der Speicher vorzugsweise durch ein Feld von Makrozellen, nicht also durch einen den Speicher zugewiesenen Bereich (einem Be reich, der lediglich einem Speicher zugewiesen ist) ge bildet. Fig. 1 zeigt ein erstes Beispiel eines Gatter feld-Chips, der mit einem Speicher und einer Logik- Schaltung versehen sein kann, die durch Makrozellen ge bildet sein können.

In Fig. 1 wird ein Gatterfeld-Chip 16 a auf diesem ausge bildet mit einem parallelen Feld von streifenförmigen aktiven Zonen 18. Streifenförmige Verdrahtungszonen mit einer Breite D 1 sind zwischen dem jeweilig benachbarten Paaren aktiver Zonen 18 angeordnet. Eine Vielzahl von Eingangs/Ausgangs-Schnittstellenpufferzonen 17 sind aus gebildet, um die parallelen Felder der aktiven Zonen 18 einzuschließen.

Fig. 2 ist eine Darstellung eines Teiles von Fig. 1 in vergrößerter Darstellung. Jedes der aktiven Felder 18 wird durch ein eindimensionales Feld von grundlegenden Transistorzellen 20 gebildet. Makrozellen für die logi sche Schaltung und den Speicher können durch Verbinden solcher grundlegender Transistorzellen 20 gebildet wer den. Fig. 3 zeigt, daß beispielsweise 10 bis 40 laterale Verbindungen 21 ausgebildet sein können in jeder Ver drahtungszone 19. Die Breite D 1 jeder Verdrahtungszone 19 ist so gestimmt, daß sie 10 oder mehr laterale Ver bindungen 19 aufnehmen kann.

Das parallele Feld der aktiven Zonen 18 (Fig. 1) ist teilweise als ein Speicherbereich MR eingesetzt, der Rest wird für die Logik-Schaltung verwendet. Da eine große Anzahl der lateralen Verbindungen 21 erforderlich sind zur Bildung der Logik-Schaltung, ist die Breite D 1 des Verdrahtungsbereiches 19 vorzugsweise bis zu einem gewissen Ausmaß groß, um die Logik-Schaltung zu bilden. Andererseits erfordert der Speicherbereich MR keine gro ße Anzahl von lateralen Verbindungen, vielmehr sind die meisten Teile der Verbindungen durch vertikale Verbin dungen 22, nämlich Wortleitungen, gebildet. Die Breite D 1 der Verdrahtungszone 19 ist vorzugsweise klein, um die vertikalen Verbindungen 22 zu bilden. Wenn die Brei te D 1 groß ist, haben die vertikalen Verbindung 22 eine entsprechend größere Länge, was das Ausmaß der Integra tion und die Arbeitsgeschwindigkeit des Speicherberei ches MR einschränkt.

Die Breite D 1, die für die Logik-Schaltung erforderlich ist, ist somit im Gegensatz zu der, die für den Spei cherbereich MR erforderlich ist. Wenn das Erfordernis für die Logik-Schaltung erfüllt wird, wird das Ausmaß der Integration und die Arbeitsgeschwindigkeit des Spei cherregisters MR in unerwünschter Weise reduziert. Bei der üblichen Ausbildung liegt die Breite D 1 in einem Be reich von 40 bis 80 µm.

Fig. 4 zeigt ein anderes übliches Gatterfeld-Chip 16 b, das entwickelt worden ist, um das Ausmaß der Integration eines Master-Slice zu verbessern. Kontinuierlich an geordnete streifenförmige aktive Zonen 18 sind auf dem Gatterfeld 16 b vorgesehen. Verdrahtungszonen 19 sind le diglich um das Feld der aktiven Zonen 18 vorgesehen, nicht aber zwischen benachbarten der aktiven Zonen 18. Eine solche Situation ergibt sich auch aus Fig. 5, die einen Ausschnitt aus Fig. 4 in der Größe der Darstellung wiedergibt. Wenn laterale Verdrahtungen erforderlich sind zwischen jeden der benachbarten Paare von aktiven Zonen 18, werden eine oder mehrere aktive Zonen 1 als Verdrahtungszonen verwendet. Fig. 6 zeigt beispielhaft eine aktive Zone 18 b, die vorgesehen ist zwischen den aktiven 18 a und 18 c und als Verdrahtungszone 19 a verwen det wird, die mit lateralen Verdrahtungen 21 versehen ist. Die maximale Anzahl solcher lateraler Verdrahtungen 21, die in der Verdrahtungszone 19 a vorgesehen sein kann, wird durch die Breite (in Fig. 6 die vertikale Breite) der aktiven Zone 18 b bestimmt. Es wird daher ei ne Vielzahl von kontinuierlichen aktiven Zonen einge setzt als Verdrahtungszonen, wenn eine große Anzahl von lateralen Verdrahtungen 21 erforderlich ist.

In einem Master-Slice-LSI, das durch einen solchen Gat terfeld-Chip 16 b gebildet wird, können die zwischen be nachbarten Paaren von aktiven Zonen vorgesehenen Ver drahtungszonen, die für Makrozellen verwendet werden, in ihrer Größe dem jeweiligen Erfordernis entsprechend ge ändert werden. Die Größe solcher Verdrahtungszonen muß jedoch ein ganzzahliges Vielfaches der Breite der akti ven Zonen 18 sein. Wenn, beispielsweise, jede der akti ven Zonen 18 neun laterale Verdrahtungen 21 aufnehmen kann, während dreizehn laterale Drähte 21 erforderlich sind, werden zwei aktive Zonen 18 als aktive Zonen ver wendet. In diesem Fall wird ein Raum für (9 × 2 - 13) = 5 Drähte nicht verwendet und verschwendet. Das Ausmaß der Integration wird also bei dem Gatterfeld-Chip 16 b nach Fig. 4 nicht erhöht.

Das Ausmaß der Integration wird weiter durch die räumli che Beziehung zwischen einem Bereich einer Logik- Schaltung und einem Speicherbereich des Gatterfeld-Chips 16 b reduziert. Wenn ein Bereic einer Logik-Schaltung LR und ein Speicherbereich NR benachbart zueinander längs entlang der aktiven Zonen 18 angeordnet sind, wie dies in Fig. 7 gezeigt ist, wird die vertikale Breite der Verschaltungszone 19 a bestimmt durch die Anzahl der la teralen Drähte 21, die erforderlich sind für den Bereich LR der Logik-Schaltung. Die zum Verbinden der logischen Makrozellen 23 erforderliche Anzahl der lateralen Ver drahtungen 21, die schraffiert dargestellt sind, bestim men mit anderen Worten die Größe der Verdrahtungszone 19 a. Der vertikale Abstand der Speicher-Makrozellen 4, die von den aktiven Zonen 18 gebildet werden, ist so un erwünscht erhöht, wodurch die Länge der vertikalen Dräh te 22, etwa Wort-Leitungen erhöht wird. Da die vertikale Breite der Verdrahtungszone 19 a auf ein ganzzahliges Vielfaches der vertikalen Breite der aktiven Zonen 18 beschränkt ist, belegen die Verdrahtungszone 19 a übermä ßig Raum, der im wesentlichen erforderlich wird für die jeweiligen Bereiche LR der Logikschaltungen und der Speicherbereiche MR.

Eine Erhöhung in der Länge der vertikalen Drähte 22 führt zu einer unerwünschten Belastung bei dem Betrieb des Ganzes auf dem Gatterfeld-Chip ausgebildeten Schalt kreis, wodurch die Arbeitsgeschwindigkeit der Schaltung gemindert wird.

Der Erfindung liegt somit die Aufgabe zugrunde, ein hochintegriertes Master-Slice-IC mit einer Logikschal tung und einem Speicherbereich, die durch Makrozellen gebildet sind, zu schaffen, wobei eine höhere Integrati on und eine höhere Arbeitsgeschwindigkeit erreicht wer den.

Erfindungsgemäß wird diese Aufgabe gelöst durch a) ein Halbleiter-Trägermaterial, b) eine Speicher-Schaltung, die in einem Speicherbereich (MR) ausgebildet ist, die auf dem Halbleiter-Trägermaterial definiert wird und aufweist: (b-1) ein Feld von Speicher-Makrozellen, die unter Verwendung eines ersten Teiles eines Feldes von streifenförmigen, aus dem Halbleiter-Trägermaterial aus gebildeten aktiven Zonen ausgebildet sind, wobei die ak tiven Zonen entlang einer ersten Richtung senkrecht zu einer zweiten Richtung, die eine Longitudinalrichtung der aktiven Zone ist, angeordnet sind, wobei der Ver drahtung zugewiesene Zonen vorgesehen sind, zwischen je weils benachbarten Paaren von aktiven Zonen, wobei jede der der Verdrahtung zugewiesenen Zonen eine vorgegebene Verdrahtungskappe gewählt hat bezüglich der Verdrahtung in der zweiten Richtung, und wobei die Verdrahtungskapa zität bestimmt wird entsprechend dem Erfordernis für die Verdrahtung mit den Speicher-Makrozellen in der zweiten Richtung, (b-2) Decoder-Makrozellen, die durch Verwen dung eines zweiten Teiles des Feldes der aktiven Zonen gebildet sind zum Decodieren eines Adressensignals (AD), das auf die Speicher-Schaltung aufgegeben ist, und (b-3) erste Verdrahtungen, die vorgesehen sind in den der Ver drahtung zugewiesenen Zonen und mit den Speicher- Makrozellen und/oder mit Decoder-Makrozellen verbunden sind; und c) eine Logikschaltung, die in einem Logik- Schaltbereich (LR) ausgebildet ist gesondert von dem Speicherbereich (MR) in der ersten Richtung auf dem Halbleiter-Trägermaterial und mit: (c-1) Logik-Makro zellen, die ausgebildet sind durch springende Verwendung eines dritten Teiles des Feldes von aktiven Zonen, und (c-2) zweiten Drähten, die gebildet sind auf den der Verdrahtung zugewiesenen Zonen und Teilen der aktiven Zonen, die vorhanden sind zwischen den Logik-Makro zellen, wobei die zweiten Verdrahtungen mit den Logik- Makrozellen verbunden sind. Die aktiven Zonen, die auf diesem mit dem zweiten Verdrahtungen versehen sind, wer den nicht als Makrozellen verwendet.

Durch die Erfindung wird weiter ein Verfahren zur Her stellung eines solchen Master-Slice-ICs vorgeschlagen, das gekennzeichnet ist durch einen ersten Schritt der Herstellung des Halbleiter-Trägermaterials; einen zwei ten Schritt der Bildung des Feldes von streifenförmigen aktiven Zonen auf dem Halbleiter-Substrat zur Gewinnung eines Gatterfeld-Chips, wobei jede der aktiven Zonen ei ne Mehrzahl von aktive Elementen hat, und wobei die ak tiven Zonen angeordnet sind entlang einer ersten Rich tung senkrecht zu einer zweiten Richtung, die eine Längsrichtung der aktiven Zonen ist, wobei der Verdrah tung zugewiesene Zonen jeweils eine Verdrahtungskapazi tät hat, die gewählt ist aus den Ziffern 2, 3 und 4 be züglich der Verdrahtung in der zweiten Richtung vorgese hen zwischen jeweils benachbarten Paaren der aktiven Zo nen; eine dritte Stufe der Bestimmung eines Layouts der Logikschaltung und der Speicherschaltung auf dem Gatter feld-Chip; und einen vierten Schritt der Durchführung der Verdrahtung auf dem Gatterfeld-Chip in Übereinstim mung mit dem Layout, wobei die aktiven Zonen teilweise als Verdrahtungszonen verwendet werden.

Die aktiven Zonen werden dabei teilweise als Verdrah tungszonen verwendet.

Durch die Erfindung wird ein Gatterfeld-Chip zur Her stellung als Master-Slice-IC mit einer Logikschaltung und einer Speicherschaltung vorgeschlagen, das gekenn zeichnet ist durch ein Halbleiter-Trägermaterial, und ein Feld von streifenförmigen aktiven Zonen, die auf dem Halbleiter-Trägermaterial angeordnet sind, wobei die ak tiven Zonen in einer ersten Richtung senkrecht zu einer zweiten, zu der Längsrichtung der aktiven Zone senkrech ten ersten Richtung angeordnet sind, die der Verdrahtung zugewiesenen Zonen jeweils eine Verdrahtungskapazität hat von zwei, drei oder vier in bezug auf die Verdrah tung in der zweiten Richtung zwischen jeweils benachbar ten Paaren der jeweiligen aktiven Zonen, und die aktiven Zonen als Verdrahtungszonen verwendbar sind.

Die Ansprüche 2 bis 5 geben vorteilhafte Ausbildungen des Master-Slice-IC an, die Unteransprüche 7 bis 13 be vorzugte Ausbildungsformen zu dessen Herstellung und An spruch 15 eine bevorzugte Ausbildung eines so herge stellten Gatterfeld-Chips an.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Ansprüchen und der folgenden Beschreibung, in der ein Ausführungsbeispiel anhand einer Zeichnung erläu tert wird. Dabei zeigt

Fig. 1 eine schematische Darstellung eines Gat terfeld-Chips für ein bekanntes Master- Slice LSI;

Fig. 2 eine Teildarstellung im vergrößerten Maß stab des in Fig. 1 gezeigten Gatterfeld- Chips;

Fig. 3 die bei einem Gatterfeld-Chip nach Fig. 1 vorzusehenden Verdrahtungen;

Fig. 4 eine schematische Darstellung eines Gat terfeld-Chips bei einem anderen üblichen Master-Slice LSI;

Fig. 5 eine Teilansicht des in Fig. 4 gezeigten Gatterfeld-Chips in vergrößerter Darstel lung;

Fig. 6 die bei dem in Fig. 4 gezeigten Gatter feld-Chips vorzusehende Verschaltung;

Fig. 7 eine erläuternde Darstellung der Verschal tungen in einem Logik-Schaltbereich und einem Speicherbereich;

Fig. 8 eine schematische Darstellung eines Gatter feld-Chips nach einem Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 9 eine teilweise vergrößerte Darstellung des in Fig. 8 gezeigten Gatterfeld-Chips;

Fig. 10A und 10B erläuternde Darstellungen der Verschaltun gen in dem in Fig. 1 gezeigten Gatterfeld- Chip;

Fig. 11 ein Schaltbild eines Schreib/Lese- Speichers (RAM), das auf einem Gatterfeld- Chip ausgebildet ist;

Fig. 12 ein Schaltbild eines Speicherblocks;

Fig. 13 ein Schaltbild eines anderen Speicher blocks;

Fig. 14 die örtliche Beziehung zwischen einem Lo gikschaltungsbereich und einem Speicherbe reich auf dem Gatterfeld-Chip;

Fig. 15 eine schematische Ansicht eines Ausfüh rungsbeispiels in seinen Einzelheiten;

Fig. 16 eine Darstellung der Verschaltungen in dem Speicherbereich;

Fig. 17A bis 17C erläuternde Darstellungen, die die Regel zum Bestimmen der Breite der Verschal tungszonen verdeutlicht; und

Fig. 18 eine erläuternde Darstellung der Positio nen für die Anordnung der Speicherblöcke, die in ihre Größe voneinander unterschied lich sind.

Fig. 8 zeigt eine schematische Draufsicht auf ein Gat terfeld-Chip 33 für ein Master-Slice LSI nach einem Aus führungsbeispiel der Erfindung. Das Gatterfeld-Chip (der Gatterfeld-Chipkörper) 33 hat ein paralleles Feld 41 von streifenförmigen aktiven Zonen 18, die auf einer Haupt fläche des Halbleiter-Trägermaterials 40 ausgebildet sind. Die Richtung des parallelen Feldes 41 ist senk recht zu der Längsrichtung der aktiven Zonen 18. Ein gangs/Ausgangs-Schnittstellen Pufferzonen 17 sind vorge sehen, um das parallele Feld 41 von aktiven Zonen 18 einzuschließen. Fig. 9 zeigt in einer vergrößerten Dar stellung, daß jede der aktiven Zonen 18 durch ein ein dimensionales Feld von grundlegenden Transistorzellen 20 gebildet wird, von denen jedes beispielsweise durch eine Kombination aus einem MOSFET vom P-Typ und einem MOSFET vom N-Typ gebildet ist. Die Breite W jeder aktiven Zone hat den erforderlichen Wert von, beispielsweise, 50 bis 60 µm zur Bildung der grundlegenden Transistorzellen 20. Die Länge d jeder aktiven Zone wird bestimmt entspre chend der Anzahl der grundlegenden Transistorzellen 20, die in dieser ausgebildet sind.

Nicht-aktive Zonen 34 von der Breite D sind zwischen den jeweilig benachbarten Paaren der aktiven Zonen 18 vorge sehen, um als der Verdrahtung zugeordnete Zonen zu die nen. Insbesondere wird das Parallelfeld 41 durch alterna tive Anordnung der aktiven Zonen 18, von der Breite W und den nicht-aktiven Zonen (den Verdrahtungszonen) 34 in einer parallelen Weise gebildet. Die Breite D beträgt beispielsweise 12 bis 20 µm. Laterale Verschaltungen und/oder vertikale Verschaltungen werden auf den Ver drahtungszonen 34 gebildet. Die lateralen Verdrahtungen erstrecken sich in Längsrichtung der aktiven Zonen 18, die vertikalen Verdrahtungen erstrecken sich entlang der Querrichtung der aktiven Zonen 18. Die Breite D ₁ jeder der in Fig. 10A gezeigten lateralen Verdrahtungen 21 be trägt beispielsweise 2 µm, der Abstand D ₂ zur Anordnung solcher lateraler Verdrahtungen ist beispielsweise 4 µm. Jede der der Verdrahtung zugewiesenen Zonen 34 kann mit 2 bis 4 lateralen Verdrahtungen 21 versehen sein. Bei dem in Fig. 10A gezeigten Ausführungsbeispiel können drei laterale Verdrahtungen 21 vorgesehen sein in jeder der Verdrahtung zugewiesenen Zone 34. Jede der Verdrah tungszonen 34, hat, mit anderen Worten, eine Verdrah tungskapazität (Spurkapazität) für drei Verdrahtungen. Zwischen dem Parallelfeld 41 und den Eingangs/Ausgangs- Schnittstellen-Pufferzonen 17 sind nicht-aktive Zonen 35 vorhanden. Die Größe der nicht-aktiven Zonen 35 ist willkürlich bestimmt, während die Verdrahtungen zwischen dem Parallelfeld 41 und den Eingangs/Ausgangs- Schnittstellen-Pufferzonen 17 usw. auf den nicht-aktiven Zonen 35 vorgesehen sind.

Das Gatterfeld-Chip 33 selbst hat keine lateralen oder vertikalen Verschaltungen. Wie dies auf dem Gebiet der Gatterfeld-Technik bekannt ist, wird die Verschaltung des Gatterfeld-Chips den Anforderungen des Verwenders entsprechend durchgeführt, wodurch ein gewünschtes Ma ster-Slice LSI erstellt werden kann. Wenn drei oder we niger laterale Verdrahtungen 21 erforderlich sind zwi schen benachbarten Paaren von Makrozellenreihen 42 a und 42 b, die schraffiert dargestellt sind, werden benachbar te Paare von aktiven Zellen 18 a und 18 b (Fig. 10A) ver wendet zur Bildung der Makrozellenreihen 42 a bzw. 42 b, während die lateralen Drähte 21 tatsächlich vorgesehen sind in jedem der Verdrahtung zugewiesenen Zonen 34, die zwischen den aktiven Zonen 18 a und 18 b vorgesehen sind. Wenn 4 oder mehr laterale Verdrahtungen 21 erforderlich sind zwischen dem benachbarten Paar von Makrozellenrei hen 42 a und 42 b, werden eine oder mehrere aktive Zonen 18 als Verdrahtungszonen verwendet. Die Anzahl solcher als Verdrahtungszonen verwendeten aktiver Zonen hängt von der Breite W der aktiven Zone 18 ab. Wenn, bei spielsweise, elf laterale Verdrahtungen in jeder aktiven Zone 18 aufgenommen werden kann, können siebzehn latera le Verdrahtungen 21 vorgesehen sein zwischen benachbar ten Zonen 18 a und 18 c durch Verwendung einer aktiven Zo ne 18 b als Verdrahtungszone 43, wie dies in Fig. 10B ge zeigt ist. In diesem Fall werden Makrozellenreihen 42 a und 42 b, die einander benachbart sind, durch die aktiven Zellen 18 a bzw. 18 c gebildet.

Wenn achtzehn oder mehr laterale Verdrahtungen 21 erfor derlich sind, wird auch die aktive Zone 18 c als Verdrah tungszone verwendet, jedesmal, wenn eine aktive Zone 18 als Verdrahtungszone verwendet wird, wird die Kapazität der Verdrahtungszone 44 zwischen benachbarten Paaren von Makrozellenreihen 42 a und 42 b um vierzehn erhöht.

Bei dem in Fig. 8 gezeigten Gatterfeld-Chip 33 werden also eine oder mehrere aktive Zonen 18 als Verdrahtungs zonen verwendet, abhängig von der Anzahl der lateralen Drähte 21 der durch diese zu bildenden Schaltung. In ei nem Teil, der eine kleine Anzahl von lateralen Drähten 21 erfordert, kann die Verdrahtung durchgeführt werden lediglich durch die der Verdrahtung zugewiesene Zone 34. Die Breite D einer solchen Verdrahtungszone 34 wird be stimmt entsprechend der Anzahl der lateralen Drähte 21, die erforderlich sind in einem Speicherblock der auszu bilden ist in einem Teil des Gatterfeld-Chips 33. Wenn drei laterale Verdrahtungen 21 erforderlich sind zwi schen jedem Paar von Makrozellen, die vertikal benach bart sind zu einander in dem Speicherblock, wird die Breite D so bestimmt, daß drei laterale Verdrahtungen 21 vorgesehen sein können in jeder der Verdrahtung zugewie senen Zone 34. Es kann so ein Speicherkreis gebildet werden in dem Speicherblock ohne Einsatz der aktiven Zo nen 18 als Verdrahtungszonen 43. Da eine Logik-Schaltung eine relativ große Anzahl von lateralen Verdrahtungen 21 erforderlich macht, werden aktive Zonen 18 verwendet als Verdrahtungszonen 43 in einem Teil, der mit einer Logik- Schaltung zu versehen ist.

Fig. 11 zeigt ein Schaltbild eines RAMs 100, das auf dem Gatterfeld-Chip 33 in diesem Ausführungsbeispiel zu bil den ist. Das RAM 100 hat acht RAM-Blöcke 25 mit jeweils sechszehn Worten mal vier Bits. Fig. 12 zeigt den Innen aufbau jedes der RAM-Blöcke 25. Jedes von einem Adres siereingang 30 a bis 30 d (Fig. 11) eingegebene Vier-Bit- Adressiersignal AD wird den Eingangsanschlüssen 2 a bis 2 d jeder Decodermakrozelle 1 (Fig. 12) zugeführt. Die Decoder-Makrozelle 1 wird ausgebildet unter der Verwen dung der aktiven Zonen 18 des Gatterfeld-Chips 33.

Der Decoder 1 decodiert die eingegebenen Adressensignale AD zur Erzeugung eines wortselektierenden Signals, das wiederum zu den vier RAM-Makrozellen 4 über die Wortlei tungen 5 geführt wird. Die RAM-Makrozellen 4 sind weiter durch Verwendung der aktiven Zonen 18 ausgebildet.

Ein Schreibsteuereingang WC wird gespeist von einem An schluß 29, wie er in Fig. 11 gezeigt ist, um in ein OR über einen Anschluß 9 eingegeben zu werden. Der Ausgang von dem OR-Gate 8 wird zu den Schreibsteuereingangsan schlüssen 4 s der RAM-Makrozellen 4 gespeist. Anderer seits wird ein Datenausgangssteuersignal (ein RAM- Selektionssignal) RC von einem Eingangsanschluß 30 e ein gegeben, um an die vier RAM-Blöcke 25 durch einen Inver ter 31 zugeführt zu werden. Ein Ausgang von dem Inverter 31 wird weiter zu den verbleibenden RAM-Blöcken 25 durch einen weiteren Inverter 32 geführt. In jedem RAM-Block 25 wird das Datenausgang-Steuersignal RC, das über den Anschluß 10 eingegeben wurde, den Datenausgangs-Steuer anschlüssen 4 t der RAM-Mikrozellen 4 eingegeben. Die In verter 31 und 32 bilden einen Teil eines (nicht gezeig ten) Host-Decoders, der durch die Verwendung der aktiven Zonen 18 des Gatterfeld-Chips 33 als ein Teil des Logik- Schaltkreises gebildet.

Wenn das in Fig. 12 gezeigte Datenausgang-Steuersignal RC einen niedrigen Pegel annimmt, ist die Datenausgabe der RAM-Makrozelle 4 gesperrt. Wenn auch das Datenein gangs-Steuersignal WC einen niedrigen Pegel annimmt, werden niedrige Pegel auf die Dateneingangs-Steuer anschlüsse 4 s der RAM-Makrozelle 4 aufgegeben. Entspre chend erreichen die RAM-Makrozellen 4 einen Schreibsta tus, woraufhin von den Dateneingangs-Anschlüssen 26 a bis 26 d eingegebene Daten in die RAM-Makrozelle 4 einge schrieben werden durch die Dateneingangsanschlüsse 6 a bis 6 d des RAM-Blocks 26. Entsprechend werden die ande ren Eingangsdaten von den verbleibenden Eingangsan schlüssen 26 a bis 25 d in die entsprechenden RAM-Blöcke 25 eingegeben.

Wenn das Datenausgangs-Steuersignal RC einen hohen Pegel annimmt, werden die in den RAM-Makrozellen 4 gespeicher ten Daten durch die Ausgangsanschlüsse 7 a bis 7 d ausge lesen, um von dem RAM 100 als Ausgangsdaten 27 a bis 27 p ausgegeben zu werden.

Wenn jeder RAM-Block 25 als ein Speicher von zweiundrei ßit Worten mal 6 Bits ausgebildet ist, werden sechs RAM- Makrozellen 14 verwendet, wie dies in Fig. 13 gezeigt ist. Jede der RAM-Makrozellen 14 hat 32 Speicherstellen. Die Decoder-Makrozelle 11 nimmt ein 5-Bit Adressensignal auf, das von den Adresseneingangsanschlüssen 3 a-3 e über die Anschlüsse 2 a bis 2 e gespeist worden sind und decodiert diese, um ein Wortselektionssignal durch die Wortleitung 5 auszugeben. Eingangsdaten werden eingege ben von den Eingangsanschlüssen 6 a bis 6 f und Ausgangs daten werden ausgegeben über die Ausgangsanschlüsse 7 a bis 7 f. Der verbleibende Aufbau und die Betriebsweise entsprechen derjenige des RAM-Blocks 25, wie er in Fig. 12 gezeigt ist.

Es ist zu beachten, daß eine Vielzahl von Wortleitungen 5 mit jeder RAM-Makrozelle 4 in dem RAM-Block 25 verbun den sind. Da die Fig. 12 und 13 Schaltbilder darstel len, sind die Wortleitungen 5 mit den jeweiligen RAM- Makrozellen über Shunts verbunden. Um die RAM-Blöcke 25 auf dem Gatterfeld-Chip 33 auszubilden, sind die Wort leitungen 25 jedoch als vertikale Verdrahtungen ausge bildet, wie dies durch die gebrochenen Linien 5 a in Fig. 12 dargestellt ist. Die Verbindung zwischen den RAM- Makrozellen 4 wird somit durch eine große Anzahl von vertikalen Drähten und eine kleinere Anzahl lateralen Drähten verwirklicht.

Da keine große Anzahl von lateralen Drähten in den RAM- Blöcken 25 erforderlich ist, können die RAM-Blöcke 25 auf dem Gatterfeld-Chip 33 ohne Verwendung von aktiven Zonen 18 als Verdrahtungszonen 43 ausgebildet werden. Wie schematisch in Fig. 14 gezeigt, wird eine als Logik- Schaltungsbereich LR verwendeter Bereich und der Spei cherbereich MR, die voneinander getrennt sind, auf dem Gatterfeld-Chip in dem Master-Slice LSI 200 definiert. Unter der Annahme, daß das Symbol X die Längsrichtung der aktiven Zonen 18 und das Symbol Y die Richtung des Feldes der aktiven Zonen 18 angibt, sind die Bereiche LR und MR voneinander durch die virtuelle Grenzlinie 51 von einander getrennt, die parallel zu der Richtung X ver läuft. Eine oder mehrere aktiven Zonen 18 werden als Verdrahtungszonen in dem Logik-Schaltbereich LR verwen det, während alle aktiven Zonen 18 als Decoder- Makrozellen 1 oder RAM-Makrozellen 4 in den RAM-Blöcken 25 verwendet werden.

Fig. 15 ist eine teilweise vergrößerte Darstellung der Region 50, in der acht RAM-Blöcke 25 als RAM-Blöcke 25 a ₁ bis 25 a ₄ und 25 b ₁ bis 25 b ₄ gezeigt sind. Diese sind in ihrer Größe übereinstimmend. Unter diesen entsprechen vier RAM-Blöcke 25 a ₁ bis 25 a ₄ den linken vier RAM- Blöcken 25 von Fig. 11 und die verbleibenden vier RAM- Blöcke 25 b ₁ bis 25 b ₄ entsprechend den rechten vier RAM- Blöcken 25 von Fig. 11. Weiter zeigt Fig. 15 aktive Zo nen 18, die in ihrer Anzahl größer sind als die aktiven Zonen 18, die in Fig. 8 gezeigt sind, und die auf dem Gatterfeld-Chip 33 vorhanden sind. Fünf RAM-Blöcke 25 a ₁ bis 25 a ₄ und 25 b ₁ werden durch die Verwendung von fünf aktiven Zonen 18 j gebildet, die an dem einen Endab schnitt des Feldes 41 vorhanden sind, die entlang einer virtuellen gestreckten Linie L ₁ angeordnet sind, die parallel zu der Richtung X verläuft. Wenn eine vorgege bene Breite d des Speicherbereichs MR (die Länge der ak tiven Zonen 18) nicht sehr lang ist, ist es nicht mög lich, alle acht RAM-Blöcke 25 a ₁ bis 25 a ₄ und 25 b ₁ bis 25 b ₄ in einer Reihe anzuordnen. Die verbleibenden drei RAM-Blöcke 25 b ₂ bis 25 b ₄, die nicht unter Verwendung von aktiven Zonen 18 j gebildet werden können, werden eine neben der anderen entlang der virtuellen gestreckten Li nie L ₂ angeordnet, die parallel zu der Richtung X ist. Die RAM-Blöcke 25 b ₂ bis 25 b ₄ werden durch die Verwendung von aktiven Zonen 18 h gebildet.

Eine erste Blockreihe 52 wird gebildet, durch die RAM- Blöcke 25 a ₁ und 25 a ₄ und 25 b ₁, während eine zweite Blockreihe 53 gebildet wird durch die RAM-Blöcke 25 b ₂ bis 25 b ₄. Eine aktive Zone 18 i, die als Verdrahtungszone verwendet wird, ist zwischen der ersten Blockreihe 52 und der zweiten Blockreihe 53 vorhanden. Paare von RAM- Blöcken (25 a ₃, 25 b ₃), (25 a ₄, 25 b ₃) und (25 b ₁, 25 b ₄) bil den jeweils Reihen in der Richtung Y. Die RAM-Blöcke 25 a ₁ bis 25 a ₄ und 25 b ₁ bis 25 b ₄ werden in der Form einer Teilmatrix in oder vergittert nah an einer Seitenkante 54 des Speicherbereichs MR angeordnet. Wenn sechszehn RAM-Blöcke vorhanden sind, bildet ein solcher RAM-Block eine komplette Matrix von vier mal vier. Die für den Speicherbereich MR erforderliche Größe wird durch Ver wendung einer solchen Anordnungsregel minimiert.

In dem Logik-Schaltungsbereich LR sind beispielsweise aktive Zonen 18 d und 18 g als Logik-Makrozellen 23 (schraffiert dargestellt) verwendet. Aktive Zonen 18 e und 18 f, die zwischen den Logik-Makrozellen 23 angeord net sind, werden als Verdrahtungszonen verwendet. Die aktiven Zonen 18 e und 18 f werden nicht als Makrozellen verwendet. Die Logik-Makrozellen 23 werden durch sprin gende Verwendung der aktiven Zonen 18 gebildet. Eine große Anzahl von lateralen Verdrahtungen 21 und vertika len Verdrahtungen 22 sind zwischen den aktiven Zonen 18 d und 18 g vorgesehen.

Fig. 16 zeigt das Innere jedes RAM-Blocks 25. Aktive Zo nen 18 werden als Decodermakrozelle 1 und RAM-Makro zellen 4 verwendet. Wortleitungen 5 werden durch verti kale Verdrahtungen 21 gebildet. Laterale Drähte 22 er strecken sich von den Anschlüssen 4 t und 4 g. Aus Fig. 12 ergibt sich unmittelbar, daß jede RAM-Makrozelle 4 mit vier Verdrahtungen 61 bis 64 verbunden sein muß, die sich von den Anschlüssen 4 q, 4 r, 4 s bzw. 4 t erstrecken, zusätzlich zu den Wortleitungen 5. Die vier Verdrahtun gen 61 bis 64 werden durch laterale Drähte 22 gebildet, die auf den der Verdrahtung zugewiesenen Zonen 34 ausge bildet sind. Fig. 16 zeigt lediglich die Verdrahtungen 61 und 63. Aktive Zonen werden als Verdrahtungszonen in dem Inneren des RAM-Blocks nicht verwendet, vielmehr werden alle aktiven Zonen 18 für die Makrozellen einge setzt.

Wenn alle Verdrahtungen 61 bis 64 sich in eine Richtung (beispielsweise in Fig. 16 nach links) erstrecken, müs sen vier laterale Verdrahtungen 21 vorgesehen sein zwi schen einem benachbarten Paar von aktiven Zonen 18 a und 18 b, wie dies in Fig. 17A gezeigt ist. In diesem Fall ist der Abstand D so groß, daß die vier lateralen Drähte zwischen den benachbarten aktiven Zonen 18 a, 18 b vorge sehen sein können. Wenn drei Verdrahtungen 61 bis 63 sich in einer Richtung erstrecken und die verbleibende Ver drahtung 64 sich in eine andere Zeit erstreckt, kann der Abstand D eine Verdrahtungskapazität für drei Drähte ha ben. Wenn zwei Verdrahtungen 61 und 62 sich in eine Richtung erstrecken und die verbleibenden beiden Ver drahtungen 63 und 64 sich in eine andere Richtung er strecken, kann der Raum D eine Verdrahtungskapazität für zwei Drähte haben.

Das Ausführungsbeispiel kann die beiden Verdrahtungsar ten, die in den Fig. 17B und 17C gezeigt werden, da der Raum D eine Verdrahtungskapazität für drei Verdrahtungen hat. Die Technik der Anordnung der aktiven Zonen 18, derart, daß der Raum D eine Verdrahtungskapazität für zwei oder vier Verdrahtungen hat, liegt innerhalb des erfinderischen Gedankens. Wenn, im allgemeinen, die An zahl der mit den RAM-Makrozellen 4 in den RAM-Blöcken 25 zu verbindenden lateralen Verdrahtungen 21 gleich N ist (N: ganzzahlig), wird die Breite D jeder Verdrahtungszo ne 34 so bestimmt, daß die Verdrahtungskapazität inner halb eines Bereiches von ^N/₂ bis N ist. Mit anderen Wor ten wird die Verdrahtungskapazität der Verdrahtungszone 34 bestimmt entsprechend dem Erfordernis für die latera le Verdrahtung zu der Speicher-Makrozelle 4.

Die RAM-Blöcke 25 müssen nicht in ihrer Größe vollstän dig übereinstimmen. In Fig. 18 sind die RAM-Blöcke 25 c, 25 d und 25 e in ihrer Größe unterschiedlich zueinander. Unter der Annahme, daß das Symbol M die Anzahl der akti ven Zonen 18, die in jedem der RAM-Blöcke verwendet wird, ist M = 5 in den RAM-Blöcken 25 c und 25 d. Jeder der RAM-Blöcke 25 e ist durch drei aktive Zonen 18 (M = 3) gebildet. Um die Fläche zu minimieren, die für den Speicherbereich MR erforderlich ist, sind RAM-Blöcke mit demselben M-Wert in derselben Blockreihe angeordnet, so weit dies möglich ist. In Fig. 18 sind die RAM-Blöcke 25 c und 25 d, die den Wert M = 5 haben, in einer Blockreihe 55 angeordnet. Die RAM-Blöcke 25 e mit einem Wert M = 3, sind in einer Blockreihe 57 angeordnet. Die RAM-Blöcke 25 e mit einem Wert M = 3 und der RAM-Block 25 d mit einem Wert M = 5 sind in einer Blockreihe 56 an geordnet. Die Blockreihen 55, 56 und 57 sind so angeord net, daß ihre Kanten 91, die parallel zu der X-Richtung sind, entlang gedachter gestreckter Linien L ₁, L ₂ bzw. L ₃ liegen, die zu der X-Richtung parallel liegen.

In Fig. 18 ist die gestreckte Linie L ₃, die die untere Kante der Blockreihe 57 definiert, in einer höheren Po sition als eine gestreckte Linie L ₄, die die höhere Kan te der Blockreihe 56 definiert. Wenn die gestreckte Linie L ₃ in ihrer Position abgesenkt wird gegenüber der ge streckten Linie L ₄, wie dies durch einen Pfeil A darge stellt ist, gehören die aktiven Zonen 18 k sowohl zu der Blockreihe 56 als auch zu der Blockreihe 57. In der Blockreihe 56 müssen die aktiven Zonen 18 k eingesetzt werden als Decoder-Makrozellen oder RAM-Makrozellen für den RAM-Block 25 d. Andererseits müssen die aktiven Zonen 18 c verwendet werden als Verdrahtungszonen zum Verbinden der Blockreihen 56 und 57. Diese beiden Erfordernisse stehen gegeneinander, eine effektive Anordnung der RAM- Blöcke kann nicht erreicht werden. Die gestreckte Linie L ₃ wird daher in eine höhere Position gebracht als die gestreckte Linie L ₄ auf einer Ebene, die durch die Ober fläche des Gatterfeld-Chips 33 bestimmt wird. Die Posi tionen der Blockreihen 55, 56 und 57 sind, mit anderen Worten, so bestimmt, daß diese einander nicht überlap pen.

Um den Bereich zu minimieren, der für die Speicherregion MR erforderlich ist, wird folgendes Verfahren ausge führt: Zunächst werden die jeweiligen RAM-Blöcke 25 c, 25 d und 25 e in Übereinstimmung mit deren M-Werten klas sifiziert. Beispielsweise werden die RAM-Blöcke 25 c und 25 d mit einem M-Wert von fünf in eine erste Gruppe und die RAM-Blöcke 25 e mit einem Wert von M = 3 in eine zweite Gruppe klassifiziert. Die RAM-Blöcke 25 c und 25 e, die zu einer ersten Gruppe gehören, werden imaginär an geordnet in einer Reihe entlang einer Seitenkante 54 des Speicherbereiches MR. Da die Breite d des Speicherbe reichs MR vorangehend bestimmt ist, kann es unmöglich sein, alle RAM-Blöcke 25 c und 25 e in der ersten Blockreihe 55 anzuordnen. In einem solchen Fall wird ein RAM-Block, der nicht in der ersten Blockreihe 55, also einer der RAM-Blöcke 25 d, in der zweiten Blockreihe 56 angeordnet.

In der zweiten Blockreihe 56 werden drei RAM-Blöcke 25 e folgend auf den RAM-Block 25 d angeordnet. Wenn die RAM- Blöcke 25 c und 25 d, die in der ersten Blockreihe 55 in Fig. 18 von links aufeinander folgend angeordnet sind, werden die RAM-Blöcke 25 d und 25 e in der zweiten Blockreihe 56 aufeinander folgend von rechts angeordnet. Die verbleibenden drei RAM-Blöcke 57, die in nicht in der zweiten Blockreihe 56 angeordnet werden können, wer den in der dritten Blockreihe 57 aufeinander folgend von links in Fig. 18 angeordnet. Der Schritt der Anordnung der RAM-Blöcke 25 c, 25 d und 25 e auf dem Gatterverhält nis-Chip 33 schließt ein Verfahren der aufeinander fol genden Anordnung der RAM-Blöcke 25 c, 25 d und 25 e in wechselnden Richtungen entlang einer imaginären schwan kenden Spurlinie B ein.

Infolgedessen werden die RAM-Blöcke 25 c, 25 d und 25 e imaginär angeordnet nah gegen die Seitenkante 54. Die Blockreihen 55, 56 und 57 werden in der Richtung Y an geordnet von einer Ursprungslinie, die durch eine End kante 54 definiert wird. In den Blockreihen 55, 56 und 57 schließen wenigstens die Blockreihen 55 und 56, also andere als die Blockreihe 57, die maximale Anzahl von RAM-Blöcken ein, die vorgesehen sein können in dem Be reich der Breite d. Eine solche Situation wird generell angenommen in dem Fall eines Speichers mit ersten K- Blockreihen unter der Annahme, daß K eine ganze Zahl an gibt. Die RAM-Blöcke 25 c und 25 d, die zu derselben Grup pe gehören, sind entlang einer imaginären schwankenden Spurlinie B kontinuierlich aufeinander folgend angeord net.

Nach Abschluß eines versuchsweisen Layouts werden die Längen d 1, d 2 und d 3 der jeweiligen Blockreihen 55, 56 und 57 berechnet. Weiter werden die Weiten der jeweili gen Blockreihen 55, 56 und 57, d. h. die Maximalwerte M 1, M 2 und M 3 (nicht gezeigt) innerhalb der Werte von M ent sprechend der RAM-Blöcke in den jeweiligen Block-Reihen 55, 56 und 57 berechnet. Die Längen d 1, d 2 und d 3 werden durch die Maximalwerte M 1, M 2 und M 3 multipliziert und die Werte der drei so gewonnenen Produkte werden aufad diert. Unter der Annahme, daß D 1 = 10, d 2 = 8 und d 3 = 7 ist in einer willkürlichen Einheit, ergibt sich die er rechnete Summe wie folgt:

S = d 1 × M 1 + d 2 × M 2 + d 3 × M 3
= 10 × 5 + 8 × 5 + 7 × 3
= 111

Sodann wird ein weiteres Versuchs-Layout gefunden, in dem die RAM-Blöcke 25 d, 25 d und 25 e imaginär angeordnet sind in einer willkürlichen Abfolge die sich unterschei det von derjenigen von Fig. 18 unter Beibehaltung der Regel der kontinuierlichen Anordnung der RAM-Blöcke mit denselben M-Werten. Nachdem ein solches Layout von RAM- Blöcken imaginär durchgeführt worden ist in der neuen Abfolge, wird die Summe S in der neuen Abfolge berech net. Dieses Verfahren wird wiederholt durchgeführt, bis alle möglichen Versuchs-Layouts berücksichtigt worden sind. Alle Werte der so gewonnenen Summen S werden mit einander verglichen. Ein Layout mit einem Minimalwert der Summe S wird gefunden und als tatsächliches Layout für das Gatterfeld-Chip 33 verwendet. Im Ergebnis ist die Fläche des Speicherbereichs MR minimiert.

Um das Master-Slice LSI 200 in Übereinstimmung mit der vorliegenden Erfindung herzustellen, wird zunächst das Halbleiter-Trägermaterial (Fig. 8) vorbereitet. Sodann werden die streifenförmigen aktiven Zonen 18 und die der Verdrahtung zugewiesenen Zonen 34, die jeweils eine Ver drahtungskapazität von wenigen Drähten (d. h. zwei, drei oder vier Drähten) haben, alternierend ausgebildet in einer Anordnung auf dem Trägermaterial 40. Die Ein gangs/Ausgangs-Schnittstellen-Pufferzonen 17 werden wei ter auf dem Halbleiterträgermaterial 40 ausgebildet. Nachdem das Gatterfeld-Chip 33 so gebildet worden ist, werden der Bereich 50 (Fig. 14), der für den Logik- Schaltbereich LR verwendet wird und der Speicherbereich MR auf der Oberfläche des Gatterfeld-Chips 33 spezifi ziert. Sodann wird eine Seitenkante 54 des Bereiches 50, die parallel zu der X-Richtung der aktiven Zonen 18 ist, spezifiziert und die RAM-Blöcke 25 entsprechend der vor erwähnten Layout-Regel angeordnet in Abfolge von der Seite benachbart zu der Seitenkante 54. Eine Anordnung der Logik-Schaltung wird auch ausgeführt in dem Logik- Schaltungsbereich LR.

Die aktiven Zonen 18, die als Verdrahtungszonen 43 (Fig. 10B) verwendet werden, werden in diesem Layout bestimmt. Keine aktiven Zonen 18 sind erforderlich, um als Ver drahtungszone 43 in den Blockreihen 52 und 53 (55, 56 und 57) verwendet zu werden. Die aktiven Zonen 18, die nicht als Verdrahtungszonen 43 verwendet werden, dienen als Makrozellen.

Bei diesem Layout werden die lateralen Verdrahtungen 21 und die vertikalen Verdrahtungen 22 auf dem Gatterfeld- Chip 33 ausgebildet. Nicht gezeigte interne Verdrahtun gen der Einheits-Transistorzellen 20, die zu denselben aktiven Zonen 18 gehören, werden weiter auf den aktiven Zonen 18 ausgebildet, die nicht als Verdrahtungszonen 43 verwendet werden. Bekannte Verfahren zum Bonden und zum Verpacken werden durchgeführt auf dem Gattefeld-Chip 33, wodurch der Herstellungsvorgang zur Gewinnung des ge wünschten Master-Slice LSI abgeschlossen ist.

Die RAM-Blöcke 25 weisen die Decoder-Makrozellen 1 und die RAM-Makrozellen 4 auf. Die RAM-Makrozellen 4 sind hauptsächlich verbunden durch kurze vertikale Verdrah tungen 22, wodurch das Ausmaß der Integration und der Operationsgeschwindigkeit verbessert wird. Die erforder liche Anzahl von lateralen Verdrahtungen 21 und vertika len Verdrahtungen 22 sind in dem Logik-Schaltbereich RL vorgesehen. Der auf dem Gatterfeld-Chip 33 ausgebildete Speicher kann durch ein ROM gebildet werden.

Die in der vorstehenden Beschreibung, in der Zeichnung sowie in den Ansprüchen offenbarten Merkmale der Erfin dung können sowohl einzeln als auch in beliebigen Kom binationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Bezugszeichenliste 1 Decoder-Makrozelle
2 Anschluß
3 Anschluß
4 Anschluß
5 Wort-Leitung
6 Anschluß
7 Anschluß
10 Anschluß
14 RAM-Makrozelle
16 Gatterfeld-Chip
17 Pufferzone
18 aktive Zone
19 Verdrahtungsone
20 Transistorzelle
21 laterale Verdrahtung
22 vertikale Verdrahtung
23 Makrozelle
25 RAM-Block
26 Anschluß
27 Anschluß
29 Anschluß
30 Adresseneingang
31 Inverter
32 Inverter
33 Gatterfeld-Chip
34 Zone
40 Trägermaterial
41 Feld
42 Makrozellenreihe
43 nicht-aktive Zone
52 Blockreihe
53 Blockreihe
55 Blockreihe
56 Blockreihe
57 Blockreihe
61 Verdrahtung
62 Verdrahtung
64 Verdrahtung
91 Kante
100 RAM
200 LSI
AD Adressensignal
RC Selektionssignal
WR Schreibsteuersignal
LR Logikbereich
MR Speicherbereich

Claims

1. Master-Slice-IC, gekennzeichnet durch

a) ein Halbleiter-Trägermaterial (40),
b) eine Speicher-Schaltung, die in einem Speicherbe reich (MR) ausgebildet ist, die auf dem Halbleiter-Trä germaterial (40) definiert wird und aufweist:
- (b-1) ein Feld von Speicher-Makrozellen (4), die unter Verwendung eines ersten Teiles eines Feldes von strei fenförmigen, aus dem Halbleiter-Trägermaterial (40) aus gebildeten aktiven Zonen (18) ausgebildet sind, wobei die aktiven Zonen (18) entlang einer ersten Richtung senkrecht zu einer zweiten Richtung, die eine Longitudi nalrichtung der aktiven Zone (18) ist, angeordnet sind, wobei der Verdrahtung zugewiesene Zonen vorgesehen sind, zwischen jeweils benachbarten Paaren von aktiven Zonen (18), wobei jede der der Verdrahtung zugewiesenen Zonen eine vorgegebene Verdrahtungskappe gewählt hat bezüglich der Verdrahtung in der zweiten Richtung, und wobei die Verdrahtungskapazität bestimmt wird entsprechend dem Er fordernis für die Verdrahtung mit den Speicher-Makro zellen (4) in der zweiten Richtung,
- (b-2) Decoder-Makrozellen (1), die durch Verwendung ei nes zweiten Teiles des Feldes der aktiven Zonen (18) ge bildet sind zum Decodieren eines Adressensignals (AD), das auf die Speicher-Schaltung aufgegeben ist, und
- (b-2) Decoder-Makrozellen (1), die durch Verwendung ei nes zweiten Teiles des Feldes der aktiven Zonen (18) ge bildet sind zum Decodieren eines Adressensignals (AD), das auf die Speicher-Schaltung aufgegeben ist, und
- (b-3) erste Verdrahtungen, die vorgesehen sind in den der Verdrahtung zugewiesenen Zonen und mit den Speicher- Makrozellen (4) und/oder mit Decoder-Makrozellen (1) verbunden sind; und
(c) eine Logikschaltung, die in einem Logik-Schalt bereich (LR) ausgebildet ist gesondert von dem Speicher bereich (MR) in der ersten Richtung auf dem Halbleiter- Trägermaterial und mit:
- (c-1) Logik-Makrozellen, die ausgebildet sind durch springende Verwendung eines dritten Teiles des Feldes von aktiven Zonen (18), und
- (c-2) zweiten Drähten, die gebildet sind auf den der Verdrahtung zugewiesenen Zonen und Teilen der aktiven Zonen (18), die vorhanden sind zwischen den Logik- Makrozellen, wobei die zweiten Verdrahtungen mit den Lo gik-Makrozellen verbunden sind.

2. Master-Slice-IC nach Anspruch 1, dadurch gekenn zeichnet, daß die Verdrahtungskapazität gewählt wird aus einem Bereich zwischen 2 und 4.

3. Master-Slice-IC nach Anspruch 1 und Anspruch 2, da durch gekennzeichnet, daß

- die Speicher-Schaltung eine Mehrzahl von Speicher blockreihen, die in einer ersten Richtung angeordnet sind, von denen jede eine vorgegebene Anzahl von Spei cherblöcken hat und sich entlang der zweiten Richtung erstreckt, und
- Teile der aktiven Zellen, die zwischen den jeweilig benachbarten Paaren der Blockreihen angeordnet sind, als Verdrahtungszonen für die ersten Verdrahtungen verwendet werden.

4. Master-Slice-IC nach Anspruch 3, dadurch gekenn zeichnet, daß

- die Speicherblockreihen angeordnet sind entlang der ersten Richtung von einer Seitenkante (91) des Speicher bereichs (MR) und
- wenigstens jede der Speicherblockreihen außer einer der Speicherblockreihen die Speicherblöcke aufweist in einer maximalen Anzahl, die vorgesehen sein kann inner halb des Bereiches der Breite des Speicherbereichs (MR) in der zweiten Richtung.

5. Master-Slice-IC nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, daß

- die Speicherblöcke in ihre Größe in der ersten Richtung nicht gleichförmig sind,
- die Speicherblöcke in eine Mehrzahl von Gruppen in Übereinstimmung mit ihrer Größe in der ersten Richtung klassifiziert sind, und
- die Speicherblöcke, die zu derselben Gruppe gehö ren, kontinuierlich in derselben Speicherregion angeord net sind entlang einer imaginären schwankenden Linie, die die Speicherblockreihen in wechselnden Richtungen führen.

6. Verfahren zur Herstellung eines Master-Slice-IC mit einer Logikschaltung und einer Speicherschaltung, ge kennzeichnet durch

- einen ersten Schritt der Herstellung des Halblei ter-Trägermaterials;
- einen zweiten Schritt der Bildung des Feldes von streifenförmigen aktiven Zonen auf dem Halbleiter- Substrat zur Gewinnung eines Gatterfeld-Chips, wobei je de der aktiven Zonen eine Mehrzahl von aktiven Elementen hat, und wobei die aktiven Zonen angeordnet sind entlang einer ersten Richtung senkrecht zu einer zweiten Rich tung, die eine Längsrichtung der aktiven Zonen ist, wo bei der Verdrahtung zugewiesene Zonen jeweils eine Ver drahtungskapazität hat, die gewählt ist aus den Ziffern 2, 3 und 4 bezüglich der Verdrahtung in der zweiten Richtung vorgesehen zwischen jeweils benachbarten Paaren der aktiven Zonen;
- eine dritte Stufe der Bestimmung eines Layouts der Logikschaltung und der Speicherschaltung auf dem Gatter feld-Chip; und
- einen vierten Schritt der Druchführung der Verdrah tung auf dem Gatterfeld-Chip in Übereinstimmung mit dem Layout, wobei die aktiven Zonen teilweise als Verdrah tungszonen verwendet werden.

7. Herstellungsverfahren nach Anspruch 6, dadurch ge kennzeichnet, daß

- der Speicherkreis eine Mehrzahl von Speicherblöcken hat, und
- der dritte Schrit beinhaltet:
- einen ersten Prozeß der Bestimmung eines Gebietes zur Ausbildung der Logikschaltung und der Speicherschal tung auf dem Halbleiter-Trägermaterial,
- einen zweiten Prozeß der Bestimmung einer Seiten kante des sich in der zweiten Richtung erstreckenden Be reichs, und
- einen dritten Prozeß der Anordnung der Mehrzahl von Speicherblöcken in dem Bereich nahe der Seitenkante zur Bildung eines Feldes der Speicherblöcke.

8. Herstellungsverfahren nach Anspruch 7, dadurch ge kennzeichnet, daß

- das Feld aus den Speicherblöcken in Form einer Speicherblockreihe vorgesehen ist, die entlang einer von der Seitenkante definierten Ursprungslinie angeordnet sind, und
- wenigstens einer der Speicherblockreihen außer ei ner Speicherblockreihe die Speicherblöcke in einer Maxi malanzahl hat, die vorgesehen sein kann in einem Bereich der Breite des Bereiches in der zweiten Richtung.

9. Herstellungsverfahren nach Anspruch 8, dadurch ge kennzeichnet, daß

- das Feld aus den Speicherblöcken gewonnen wird durch aufeinander folgendes Anordnen der Speicherblöcke entlang einer imaginären schwankenden Spurlinie, die die Speicherblockreihen in wechselnden Richtungen führt.

10. Herstellungsverfahren nach Anspruch 9, dadurch ge kennzeichnet, daß

- die Speicherblöcke in der ersten Richtung in ihrer Größe nicht einheitlich sind,
- die Speicherblöcke in eine Mehrzahl von Gruppen in Übereinstimmung mit ihrer Größe in der ersten Richtung klassifiziert werden, und
- das Feld der Speicherblöcke gewonnen wird durch aufeinander folgendes Anordnen der Speicherblöcke ent lang der imaginären schwankenden Linie, so daß die zu derselben Gruppe gehörenden Speicherblöcke kontinuier lich aufeinander folgend sind entlang der imaginären schwankenden Spurlinie.

11. Herstellungsverfahren nach Anspruch 10, dadurch ge kenzeichnet, daß

- die jeweiligen Speicherblockreihen durch Anordnen der Speicherblöcke derart gebildet sind, daß eine Kante jeden Speicherblocks vorhanden ist auf einer imaginären gestreckten Linie, die parallel zu der zweiten Richtung ist.

12. Herstellungsverfahren nach Anspruch 11, dadurch ge kennzeichnet, daß die Speicherblockreihen einander nicht überlappen.

13. Herstellungsverfahren nach Anspruch 12, dadurch ge kennzeichnet, daß die Abfolge der Anordnung der Gruppen entlang der imaginären schwankenden Spurlinie so be stimmt ist, daß der Speicherbereich in der Größe mini miert ist.

14. Gatterfeldchip für die Herstellung eines Master- Slice-IC mit einer Logikschaltung und einer Speicher schaltung, gekennzeichnet durch

- ein Halbleiter-Trägermaterial (40), und
- ein Feld von streifenförmigen aktiven Zonen (18), die auf dem Halbleiter-Trägermaterial (40) angeordnet sind, wobei die aktiven Zonen (18) in einer ersten Rich tung senkrecht zu einer zweiten, zu der Längsrichtung der aktiven Zone (18) senkrechten ersten Richtung an geordnet sind, die der Verdrahtung zugewiesenen Zonen jeweils eine Verdrahtungskapazität hat von zwei, drei oder vier in bezug auf die Verdrahtung in der zweiten Richtung zwischen jeweils benachbarten Paaren der jewei ligen aktiven Zonen, und die aktiven Zonen als Verdrah tungszonen verwendbar sind.

15. Gatterfeldchip nach Anspruch 14, dadurch gekenn zeichnet, daß

- die Breite der der Verdrahtung zugewiesenen Zonen in der ersten Richtung im Bereich zwischen 12 bis 20 µm liegt.