JP3039210B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3039210B2 JP5191539A JP19153993A JP3039210B2 JP 3039210 B2 JP3039210 B2 JP 3039210B2 JP 5191539 A JP5191539 A JP 5191539A JP 19153993 A JP19153993 A JP 19153993A JP 3039210 B2 JP3039210 B2 JP 3039210B2
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    • Y10S438/975—Substrate or mask aligning feature

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にリソグラフィー工程における２層のパターン
の重ね合せの誤差を測定するパターンの形成工程を含む
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種のパターンとしてアライメ
ント誤差測定用パターンがあるがこれは、図７に示すよ
うに半導体装置の内部回路４１の周辺にｘアライメント
測定パターン４２と、ｙアライメント測定パターン４３
が配置されている。ｘアライメント測定パターンはレン
ズ中心位置を原点としたｙ軸近くに配置しｙアライメン
ト測定パターンはｘ軸上近くに配置される。これらのア
ライメント測定用パターンは主尺パターンと副尺パター
ンとを有し、あるパターン形成工程で主尺パターン（ま
たは副尺パターン）を設け、続いて行なわれる別のパタ
ーン形成工程で副尺パターン（または主尺パターン）を
設けることによってこれら２工程間の目重せにおけるア
ライメント誤差を測定する。これにより、レンズ中心の
でアライメント誤差の平行移動誤差分を倍率差の影響を
少なくして測定している。また、回路パターン４１のｘ
軸方向両端にｙアライメント測定パターン４３を、ｙ軸
方向両端にｘアライメント測定パターン４２を配置し、
それぞれ平均値を求めれば、回転差の影響を少なくする
ことが可能となる。
【０００３】
【発明が解決しようとする課題】ところで、各層間の重
ね合せ誤差には露光装置に搭載されるアライメント機能
に起因する誤差（アライメント誤差）である平行移動及
び回転誤差の他に、投影レンズに起因する像歪差及び倍
率差と、ウェハー歪の影響、レチクルの製造誤差等が含
まれている。
【０００４】従来のアライメント誤差測定法ではこれ
ら、アライメント誤差以外の影響が考慮されておらず、
レンズ中心位置から遠い位置にあるｘ，ｙ方向アライメ
ント誤差測定パターンにより、レンズ中心でのアライメ
ント誤差を測定しているため、アライメント誤差以外の
各誤差が得られず、高精度の重え合せが行なわれないと
いう問題点があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、複数の基本セルを反復した形で含む内部回路
と、前記基本セルと同一に設計されたテスト用基本セル
を少なくとも一つ含むテスト用セルアレーおよび前記テ
スト用セルアレーの周囲に配置された複数のテスト用ダ
ミーセルを含むセルテストパターンと、前記基本セル形
成における第１，第２のリソグラフィー工程でそれぞれ
形成される第１，第２のパターンからなる重ね合せ誤差
測定用パターンとを同一半導体基板に集積して形成する
工程を有するというものである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の説明のた
めのレイアウト図である。
【０００７】この実施例は、複数の基本メモリーセルを
反復した形で含むＤＲＡＭセルアレーを有する内部回路
と、前述の基本メモリーセルと同一に設計されたテスト
用基本メモリーセル１１およびテスト用基本メモリーセ
ル１１の周囲に配置された複数のテスト用ダミーセルを
含むテスト用ダミーセルアレー１２０からなるセルテス
トパターンと、前述の基本メモリーセル形成における第
１，第２のリソグラフィー工程（つまり、ワード線形成
のためのリソグラフィー工程とビット線コンタクト形成
時のリソグラフィー工程）でそれぞれ形成される第１，
第２のパターンからなる重ね合せ誤差測定用パターン１
３とを同一半導体基板に集積して形成する工程を有する
というものである。
【０００８】通常のメモリー装置は１つのメモリー素子
を構成する基本メモリーセルパターンを繰り返し多数個
配列したメモリーセル領域とメモリー素子の駆動回路等
を配置した周辺回路領域により形成されている。このメ
モリー装置の周辺部に、前述の基本メモリーセルと同一
に設計されたテスト用基本メモリーセル１１およびこの
周辺に隣接して８個のテスト用ダミーセルを配置したテ
スト用ダミーセルアレー１２０からなるセルテストパタ
ーン、さらにテスト用ダミーセルアレー１２０に近接し
て重ね合せ誤差測定パターン１３を配置する。図２
（ａ）は第１の実施例におけるセルテストパターンの一
例の平面図である。テスト用基本メモリーセル１１は下
層パターンであるワード線１１１と上層パターンである
ビット線コンタクト孔１１２よりなり、テスト用ダミー
セルアレー１２０はテスト用基本メモリーアレーの周囲
にこれと同形のテスト用基本ダミーセル１２を８個互い
に点対称もしくは線対称となるように向きを変えて配置
している。
【０００９】図２（ｂ）は第１の実施例における重ね合
せ誤差測定用パターン１３の一例の平面図である。
【００１０】大きな枠状の下層パターン１３１（ワード
線１１１と同一工程で形成される）と、中央部にある正
方形状の上層パターン１３２（ビット線コンタクト孔１
１２と同一工程で形成される）とを有している。
【００１１】なお、Ｏ１，Ａ１はそれぞれ下層パターン
１１１，１３１に関連して定義される中心（ここでは方
形の中心）を示すマークの位置でこれを単に中心マーク
位置ということにする。同様にＯ２，Ａ２はそれぞれ上
層パターン１１２，１３２の中心マーク位置である。こ
れらの中心マーク位置は半導体チップ上のマークであっ
てもよく、半導体チップ上のパターンを試験する光学機
器に設けた目印などでもよい。図１，図２には重ね合せ
誤差がないときの状態を示してあるのでＯ１とＯ２，Ａ
１とＡ２はそれぞれ同じ位置にある。
【００１２】また、図１、図２にはメモリーセルのゲー
ト電極（ワード線）形成工程とビット線コンタクト孔形
成工程との重ね合せ誤差を測定するための重ね合せ誤差
測定用パターンを示してあるか、実際には多数の工程で
の重ね合せ誤差を測定する必要があり、１３と類似のパ
ターンを各工程毎に設ける必要がある。そのため、重ね
合せ測定パターンを配置する領域を広くとってある。
【００１３】ここで以上の説明を補足するため、ＤＲＡ
Ｍメモリーアレーの形成について説明すると、まず図示
しないＰ型シリコンの表面に選択的にフィールド酸化膜
１１４を形成して活性領域を区画する。活性領域の表面
にゲート酸化膜を形成し、ポリシリコン膜などを堆積し
パターニングしてワード線を形成する。このとき、セル
ラストパターン図のワード線１１１，下層パターン１３
１も形成する。次にヒ素をイオン注入してソース・ドレ
イン領域を形成する。このときセルテストパターン領域
のソース・ドレイン領域１１３も形成する。次に、層間
絶縁膜を堆積し、ソース・ドレイン領域の一方に達する
ビット線コンタクト孔を形成する。このとき、セルテス
トパターン領域と重ね合せ測定用パターン領域とにそれ
ぞれビット線コンタクト孔１１２と上層パターン１３２
（コンタクト孔と同称の孔）を形成する。
【００１４】続いて、層間絶縁膜を堆積し、もう一方の
ソース・ドレイン領域に達するコンタクト孔を形成し、
キャパシタ下部電極を形成し、キャパシタ絶縁膜キャパ
シタ上部電極等を形成する。
【００１５】このようにして、ＤＲＡＭメモリアレー、
セルテストパターンおよび複数の重ね合せ測定パターン
が形成される。
【００１６】微細パターンをフォトリソグラフィーによ
り形成する場合、近接効果により、レチクルパターン形
状と露光装置により投影されたパターン形状とは若干形
状が異なり、パターン端部でのパターンの丸まり等が起
こる。
【００１７】従って、繰り返し配列されているメモリー
装置内のメモリーセルと同等のパターンを形成するため
には、１つのテスト用基本メモリーセル１１周辺にテス
ト用ダミーセル１２を配置することにより、メモリー装
置内のメモリーセル部と同等の近接効果を持たせること
ができる。また、各層での下地段差による光の反射の影
響もまた同様である。
【００１８】次に、メモリー装置内のメモリーセルアレ
ーと同等のセルテストパターンをメモリー装置周辺に形
成し、また、このパターンに近接して重ね合せ誤差測定
パターン１３を形成する。重ね合せ誤差測定パターン１
３は、測定精度が良好となるように正方形を基本とした
パターンになっている。セルテストパターンと重ね合せ
誤差測定パターン１３を近接して配置すれば、これらの
パターン間の距離は１００μｍ以下とすることができ
る。
【００１９】図３は第１の実施例による重ね合せ誤差の
測定について説明するための図である。
【００２０】テスト用基本セルメモリーパターン１１の
下層パターン１１１の中心マーク位置をＯ１，上層パタ
ーン１１２の中心マーク位置をＯ２とすると、基本セル
パターンの下層、上層間の重ね合せ誤差量はベクトルＯ
１−Ｏ２となる。
【００２１】また、重ね合せ誤差測定用パターン１３の
下層パターン１３１の中心マーク位置をＡ１，上層パタ
ーン１３２の中心マーク位置をＡ２とすると、重ね合せ
誤差測定パターン１３の重ね合せ誤差量はベクトルＡ１
−Ａ２となる。
【００２２】また、Ｏ１とＡ２間の距離はＲだけ離れて
おり、Ｒは１００μｍ以下となるように作られている。
【００２３】｜ベクトルＯ１−Ａ１｜＝Ｒ＜１００μｍ 下層パターンと上層パターン間に、露光装置のアライメ
ントに起因する回転誤差及び投影レンズ等に起因する像
歪差（倍等誤差等）及びレチクル製造誤差等に起因する
レチクルパターン位置差が無い理想的状態の場合のＡ２
の位置をＡ２ａとするとベクトルＯ１−Ａ１とベクトル
Ｏ２−Ａ２ａは大きさが等しく平行となる。
【００２４】 ベクトルＯ１−Ａ１＝ベクトルＯ２−Ａ２ａ 従って、テスト用基本セルメモリーパターンの重ね合せ
誤差ベクトルＯ１−Ｏ２と重ね合せ誤差測定用パターン
の重ね合せ誤差ベクトルＡ１−Ａ２ａも大きさが等しく
平行となる。
【００２５】 ベクトルＯ１−Ｏ２＝ベクトルＡ１−Ａ２ａ しかしながら、実際には、前述の誤差の影響により理想
的位置Ａ２ａから、実際の位置Ａ２にずれて形成され
る。このずれ量（ベクトルＡ２ａ−Ａ２）は、通常Ｏ
１，Ａ１間の距離を小さくすれば小さくすることができ
る。例えば、このずれ量が、アライメントによる回転誤
差θと、投影レンズの倍率誤差ｍによる場合、ずれ量
（｜ベクトルＡ２ａ−Ａ２｜）は、近似的に次式で与え
られる。
【００２６】θ｜ベクトルＯ２−Ａ２ａ｜＋ｍ｜ベクト
ルＯ２−Ａ２ａ｜ ＝（θ＋ｍ）｜ベクトルＯ１−Ａ１｜ ＝（θ＋ｍ）Ｒ θおよびｍは数ｐｐｍであり、Ｒは１００μｍ以下であ
るから ｜ベクトルＡ２ａ−Ａ２｜＜１０ｐｐｍ・１００μｍ＝
１ｎｍ となり、誤差１ｎｍ以下となる。重ね合せ誤差（｜ベク
トルＯ１−Ｏ２｜）は通常１００ｎｍ程度であり、前述
のずれ量はこれに比べ無視できる程小さくすることがで
きる。また、像歪、ウェーハ歪、レチクル製造誤差によ
る相対位置誤差も同様にＲを小さくすれば無視できる程
度とすることができる。このため、セルテストパターン
と重ね合せ誤差測定用パターン１３とは同じ重ね合せ誤
差で形成されていると考えて良い。これよりテスト用基
本メモリーセル１１でのパターンの重なり程度と、重ね
合せ誤差との関係を直接精度よく比較できる。
【００２７】図４は本発明の第２の実施例の説明のため
のレイアウト図である。
【００２８】この実施例では、テスト用セルアレー２１
０、その周囲に配置した複数のテスト用ダミーセルから
なるテスト用ダミーセルアレー２２０およびテスト用セ
ルアレーの電気特性を測定するための端子からなる端子
パターン２４０からなるセルテストパターンと、セルテ
ストパターンに近接して配置された重ね合せ誤差測定パ
ターン２３０および電気特性テスタパターン２５０とを
形成する。
【００２９】図５にセルテストパターンの一例を示す。
第１の実施例と同様のテスト用基本メモリーセル２１を
一定方向に反復して配列してテスト用セルアレーとし、
テスト用セルアレーの周囲にテスト用ダミーセル２２を
配置してテスト用ダミーセルアレーとし、ビット線コン
タクト孔２１２の両側を通るワード線２１１にそれぞれ
ゲート端子２４を設けて、端子パターンとする。これに
よりゲート基板間漏れ電流等の測定が可能となる。
【００３０】重ね合せ誤差測定用パターンは第１の実施
例におけるものと同じでよい。
【００３１】図６に電気特性テストパターンの一例を示
す。これはＭＯＳトランジスタのしきい電圧を測定する
ためのパターンである。ゲート電極Ｇはメモリーセルの
ワード線と同一工程で形成し、基本メモリーセルのＭＯ
Ｓトランジスタとゲート長およびゲート幅は同じに設計
する。Ｄはドレイン領域、Ｓはソース領域で、基本メモ
リーセルのソース・ドレイン領域２１３と同一工程で形
成する。コンタクト孔Ｃはビット線コンタクト孔２１２
と同一工程で形成し、ドレイン電極端子Ｄｔ、ソース電
極端子Ｓｔはビット線と同一工程で形成する。しきい電
圧の測定により不純物導入工程での不純物導入量のモニ
ターができる。
【００３２】本実施例では、セル内素子の電気特性に対
するアライメント誤差の影響と、各プロセスによる影響
を分離することが可能となり、相関を精度よくモニター
できる。
【００３３】
【発明の効果】以上説明したように、本発明は基本セル
と同一に設計されたテスト用基本セルを少なくとも一つ
含むテスト用セルアレー周辺にダミーセルを配置したセ
ルテストパターンを形成するので基本セルと同等の近接
効果をもつテスト用基本セルを形成することが可能とな
り、基本セルのモニターが精度よく行える。また、セル
テストパターンに近接して重ね合せ誤差パターンを配置
するのでレンズ像歪やウェハー歪、レチクルパターン相
対位置誤差の影響をほとんど受けずに、テスト用基本セ
ルパターンひいては基本セルパターンの各層パターンの
重なり程度と重ね合せ誤差とを比較することが可能とな
り重ね合せ誤差の許容値の設定を精度よく行える。従っ
て、半導体装置の信頼性や歩留りを一層改善できる効果
がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の説明のためのレイアウ
ト図である。
【図２】第１の実施例におけるセルテストパターン（図
２（ａ））および重ね合せ誤差測定用パターン（図２
（ｂ））の一例を示すパターン配置用である。
【図３】第１の実施例の説明のための図である。
【図４】本発明の第２の実施例の説明のためのレイアウ
ト図である。
【図５】第２の実施例におけるセルテストパターンの一
例を示すパターン配置図である。
【図６】第２の実施例のおける電気特性テストパターン
の一例を示すパターン配置図である。
【図７】従来例の説明のためのレイアウト図である。
【符号の説明】
１１ テスト用基本メモリーセル １２ テスト用基本ダミーセル １３ 重ね合せ誤差測定用パターン ２１ テスト用基本メモリーセル ２２ テスト用基本ダミーセル １１１ ワード線 １１２ ビット線コンタクト孔 １１３ ソース・ドレイン領域 １１４ フィールド酸化膜 １２０ テスト用ダミーセルアレー １３１ 下層パターン １３２ 上層パターン ２１０ テスト用セルアレー ２１１ ワード線 ２１２ ビット線コンタクト孔 ２１３ ソース・ドレイン領域 ２１４ フィールド酸化膜

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の基本セルを反復した形で含む内部
    回路と、前記基本セルと同一に設計されたテスト用基本
    セルを少なくとも一つ含むテスト用セルアレーおよび前
    記テスト用セルアレーの周囲に配置された複数のテスト
    用ダミーセルを含むセルテストパターンと、前記基本セ
    ル形成における第１，第２のリソグラフィー工程でそれ
    ぞれ形成される第１，第２のパターンからなる重ね合せ
    誤差測定用パターンとを同一半導体基板に集積して形成
    する工程を有することを特徴とる半導体装置の製造方
    法。
  2. 【請求項２】 第１のパターンが枠状をなし、第２のパ
    ターンが前記枠内に設けられている請求項１記載の半導
    体装置の製造方法。
  3. 【請求項３】 テスト用ダミーセルに電気特性を測定す
    るための端子を設ける請求項１または２記載の半導体装
    置の製造方法。
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