JP3348783B2 - 重ね合わせ用マーク及び半導体装置 - Google Patents
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Description
パネル等の製造時のリソグラフィ工程において、基板上
に形成されたパターン同士の重ね合わせ精度の測定や、
露光時のマスクとウェハとの重ね合わせ時のアライメン
トに用いられる重ね合わせ用マークに関する。また、こ
れらのマークを用いた重ね合わせ精度測定方法およびア
ライメント方法、さらにこれらのマークが形成された基
板を有する半導体装置に関する。
いるリソグラフィ技術においては、微細パターンを正確
に形成すると同時に、この微細パターンを下地層に精度
よく重ね合わせることが重要となる。
リソグラフィ工程では、第1の回路パターン上に第2の
回路パターンを重ね合わせて形成する際、露光時におい
てはマスクとウェハとの重ね合わせのアライメントを行
い、露光・現像によりパターニングを行った後において
は形成されたパターン同士の重ね合わせ精度の測定を行
っている。
の測定においては、重ね合わせ精度が不良のもの、すな
わち重ね合わせズレが一定値以上のものを除去すること
で良品率の向上を図っている。よって、重ね合わせ精度
を正確に測定することが重要である。
から種々のパターンを有する重ね合わせ用マークが利用
されてきた(特開平9−251945号、特開平10−
160413号公報等)。代表例をそれぞれ平面図と断
面図からなる図12〜図15に示す。図12はボックス
インボックス型マーク、図13はフレームインボックス
型マーク、図14はフレームインフレーム型マーク、図
15はバーインバー型マークを示す。
に示すように、上面が四角形の凹状の下層パターン1
と、その内側に形成され下層パターン1よりも小さい上
面が四角形の上層パターン2を有している。
に示すように、上面が四角形の枠状の下層パターン1
と、その内側に形成され下層パターン1よりも小さい上
面が四角形の上層パターン2を有している。
に示すように、上面が四角形の枠状の下層パターン1
と、その内側に形成され下層パターン1よりも小さい上
面が四角形の枠状の上層パターン2を有している。
うに、棒状のパターンが四角形の各辺の位置に配置され
た下層パターン1と、その内側に同様な形状の上層パタ
ーン2を有している。
1は下地層3を彫り込んで形成され、上層パターン2
は、下地層3上に積層された上層4上に形成されたレジ
スト層で形成されている。
れぞれ示すボックスインボックス型マーク及びフレーム
インボックス型マークにおいては四角形のレジストブロ
ックを上層4上に積層して形成されている。この上層パ
ターンには、レジスト層に多角形の凹部(窪み)あるい
は開口部を設けて形成されているものもある。図14及
び図15にそれぞれ示すフレームインフレーム型マーク
及びバーインバー型マークにおいては、上層パターンは
レジスト層2aに枠状や棒状の溝パターンを彫り込んで
形成されている。この上層パターンには、枠状や棒状の
レジストブロックで形成されているものもある。
ね合わせ精度を測定する場合、まず、下地層3に下層パ
ターン1を形成し、この下地層3上に上層4を形成した
後、その上に積層したレジスト層に上層パターン2を形
成し、これら下層パターン1と上層パターン2を用いて
重ね合わせ精度を測定する。重ね合わせ精度の測定は、
通常、光学式画像処理方式の重ね合わせ測定装置を用
い、重ね合わせ精度測定用マークからの反射光の光強度
プロファイルを測定することにより行う。この光強度プ
ロファイルから下層パターン及び上層パターンの中心位
置をそれぞれ算出し、これらの中心位置間のズレを重ね
合わせ精度とする。
ターンを、ステッパや電子ビーム露光装置等の露光装置
を用いて半導体ウェハに転写する露光工程においては、
転写された回路パターン相互間の位置ズレを防止するた
め、マスクとウェハの位置を高い精度で重ね合わせる、
すなわちアライメント精度を向上させることが重要であ
る。
ては例えば、ウェハ上の所定の位置を確認するための重
ね合わせ用マーク(アライメント用マーク)をウェハ上
に形成し、このアライメント用マークに光あるいは電子
ビームを照射し、このアライメント用マークからの回折
光や反射電子を利用してアライメント用マークの位置を
認識し、この認識した位置に基づいてX−Yステージを
移動して位置合わせを行う。このようなアライメント用
マークは、例えば図16に示すような、ウェハのダイシ
ングライン等の所定の位置に、下地層をエッチングによ
り彫り込んで形成された棒状の溝からなるラインアンド
スペースパターン(図16(a))や、正方形の窪みが
ライン状に配列したパターンが複数平行配列されたパタ
ーン(図16(b))等がある(特開昭64−4212
8号公報、特開平10−4044号公報等)。このよう
な溝や窪みからなるアライメント用マークの位置を認識
してアライメントを行う。
素子の微細化・高密度化に伴い、重ね合わせ精度に対す
る要求水準がますます高まるにつれ、上記従来の重ね合
わせ用マークでは、重ね合わせ精度の測定やアライメン
トを十分に正確に行うことが困難となってきた。
ラインに形成されるが、素子の高密度化が進むにつれ、
この重ね合わせ用マークは、回路パターンとますます近
接して形成されるようになった。回路パターンと近接し
て形成された重ね合わせ用マークは、マーク周辺におい
て構造的な環境の違いが生じ、製造工程中の加熱によっ
てマークが形成されている層の熱伸縮が生じた場合、こ
の構造的な環境の違いに起因する伸縮量の違いによって
重ね合わせ用マークが不均一に変形する。この熱伸縮に
よる変形は、重ね合わせ用マークが形成される層がBP
SG膜やCVDシリコン酸化膜等のアモルファス構造を
有する膜において著しい。このような重ね合わせ用マー
クの変形は、重ね合わせ精度の測定精度やアライメント
精度を低下させ、製品の歩留まりや品質の低下を招き、
微細化が進む近年においてますます深刻な問題となって
きた。
状態を、図13に示したフレームインボックス型の重ね
合わせ用マークを例として図17に模式的に示した。図
17(a)は平面図であり、図17(b)は図17
(a)のA−A線断面図である。
重ね合わせ用マーク以外のパターンは存在しないが、下
層パターン1の右側部分1bには周辺回路パターン5が
近接している。このようなパターン配置において加熱が
行われた場合、下層パターン1bと周辺回路パターン5
間の小さく区切られた領域の下地層の熱収縮量に比べ
て、下層パターン1aの左側の領域の下地層の熱収縮量
が大きいため、下層パターン1aは大きく変形する。そ
の結果、下層パターン1の正確な位置が認識できず、重
ね合わせ精度の測定精度が低下する。このような現象
は、ボックスインボックス型マーク、フレームインフレ
ーム型マーク、バーインバー型マーク、アライメント用
マークについても同様に発生する。
回路パターンの形成においても、多層回路パターンを高
い重ね合わせ精度で歩留まりよく形成することにある。
ターン上に第2の回路パターンを形成する際の重ね合わ
せ精度を測定するために用いられる重ね合わせ用マーク
であって、前記第1の回路パターンが形成される第1の
層の所定箇所に溝あるいは窪みを彫り込んで形成された
第1の下層パターンと、前記第1の層に前記第1の下層
パターンを取り囲むように枠状の溝を彫り込んで形成さ
れた、前記第1の層の熱伸縮による前記第1の下層パタ
ーンの変形を防ぐことのできる第2の下層パターンと、
前記第1の層の上に設けられた第2の層に前記第2の回
路パターンを形成するためにパターニングされるレジス
トであって前記第2の層の上に形成されたレジストから
なる上層パターンを所定箇所に有することを特徴とする
重ね合わせ用マークに関する。
回路パターン上に第2の回路パターンを形成するための
フォトリソグラフィ工程の露光工程においてウェハとマ
スクとの重ね合わせ位置を認識し決定するアライメント
のために用いられる重ね合わせ用マークであって、第1
の回路パターンが形成される層の所定箇所に溝あるいは
窪みを彫り込んで形成された第1のパターンと、第1の
パターンを取り囲むように枠状の溝を彫り込んで形成さ
れた、アライメントには用いられない第2のパターンを
有することを特徴とする重ね合わせ用マークに関する。
マークが形成された基板を有する半導体装置に関する。
回路パターン上に第2の回路パターンを形成する際の重
ね合わせ精度の測定において、上記本発明の重ね合わせ
用マークを用い、重ね合わせ位置の認識時に少なくとも
最外周の下層パターンを利用しないことを特徴とする重
ね合わせ精度測定方法に関する。
回路パターン上に第2の回路パターンを形成するための
フォトリソグラフィ工程の露光工程におけるウェハとマ
スクとの重ね合わせ位置を認識し決定するアライメント
において、上記本発明の重ね合わせ用マークを用い、重
ね合わせ位置の認識時に少なくとも最外周のパターンを
利用しないことを特徴とするアライメント方法に関す
る。
を挙げて詳細に説明する。
形成される下地層に溝を彫り込んで形成された第1の下
層パターンと、下地層の熱伸縮による第1の下層パター
ンの変形を防止できるように第1の下層パターンを取り
囲み、下地層に溝を彫り込んで形成された枠状の第2の
下層パターンを有している。
インボックス型マークに適用した例を図1を用いて説明
する。図1(a)は平面図であり、図1(b)は図1
(a)のA−A線断面図である。なお、図1(a)は変
形前のマーク、図1(b)は熱収縮による変形後のマー
クを示し、図2〜図4においても同様である。
せ用マークでは、下地層3に溝を彫り込んで形成された
枠状の第1の下層パターン1を、同様に溝を彫り込んで
形成された枠状の第2の下層パターン21で取り囲んで
いる。
されたパターン配置にすることによって、第1の下層パ
ターン1の外周付近は、重ね合わせ用マークに近接した
周辺回路パターンの配置に関わらず構造的環境が一定と
なる。図1に示すような構造的環境、すなわち、第1の
下層パターン1のパターン部分1aの近傍には周辺回路
パターンが存在せず、第1の下層パターン1のパターン
部分1bの右側には周辺回路パターン5が近接するよう
な、マーク周囲の構造的環境が不均一なパターンレイア
ウトにおいて、下地層3が熱収縮するような熱が加わっ
た場合、第2の下層パターン21のパターン部分21a
が熱収縮により変形し、第2の下層パターンの内側での
収縮が緩和されるため、第1の下層パターン1のパター
ン部分1aについてはその変形が防止される。位置合わ
せ精度の測定においては、変形した第2の下層パターン
21は用いず、変形が防止された第1の下層パターン1
と上層パターン2を用いる。これにより、位置合わせ精
度の測定を高い精度で行うことができ、良品率を高める
ことができる。なお、図1(b)においては、下地層3
が熱により収縮する場合を示したが、下地層3が熱によ
り膨張する場合は、第2の下層パターン21の溝幅を適
度に大きくすることによって、この溝幅分だけ下地層3
の膨張量を吸収・緩和することができ、内側の第1の下
層パターンの変形を防止することができる。
は、まず、下地層3に第1の回路パターンを形成すると
同時に、同じ下地層3のダイシングライン等の領域の所
定箇所にエッチング等により溝を彫り込んで第1の下層
パターン1及び第2の下層パターン21を形成する。次
に、第2の回路パターンを形成するための上層4を積層
し、続いてこの上層4上にレジスト層を積層する。次
に、このレジスト層を第2の回路パターンを形成するた
めにパターニングすると同時に、第1及び第2の下層パ
ターン1、21付近のレジスト層を正方形または矩形等
の多角形にパターニングして第1の下層パターン1の内
側にレジストからなる上層パターン2を形成する。上層
パターン2は、図1に示すような上面からみた形状が多
角形のレジストブロックで形成してもよいし、図6
(a)に示すようにレジスト層2aに上面からみた形状
が多角形の凹部(窪み)あるいは開口部を設けて上層パ
ターン2を形成してもよい。また、図14や図15に示
す上層パターンのように、レジスト層2aに枠状や棒状
の溝パターンを彫り込んで形成してもよい。さらに、枠
状や棒状のレジストブロックで形成されていてもよい。
形状および配置としては、まず、図1(a)に示すよう
なパターンを挙げることができる。このようなパターン
において、第1の下層パターン1は、上面から見た形状
が多角形の枠状であり、第2の下層パターン21は、上
面からみた形状が多角形の枠状であって、第1の下層パ
ターン1をほぼ等距離の間隔をおいて取り囲んでいる。
ここで、第1及び第2の下層パターンの形状の多角形と
しては、図1(a)に示すように正方形であることが好
ましいが矩形であってもよい。一方、上層パターン2
は、上面から見た形状が正方形あるいは矩形等の多角形
のレジストパターンであって、第1の下層パターン1の
内側に配置されている。
の下層パターン1をほぼ等距離の間隔をおいて取り囲む
ことによって、第2の下層パターンが下地層3の熱伸縮
を緩和する効果に加え、第1の下層パターン1の周囲が
構造的に均一な環境となりその周囲の下地層の熱伸縮量
も均一になることから、重ね合わせ用マークの不均一な
変形が防止され、その結果、重ね合わせ精度の測定精度
の低下をより一層抑えることができる。
ては、図1(a)に示す枠状パターン以外に、図2
(a)に示すような上層パターンを挟んで長辺同士が対
向するように棒状パターンが平行配列されたパターンで
あってもよい。また、棒状パターンが正方形あるいは矩
形等の四角形の各辺の位置に配置されたパターンであっ
てもよい。このような場合、上層パターン2はこれら棒
状パターン間に配置され、第2の下層パターン21は第
1の下層パターン1全体を取り囲むように形成される。
これらの場合においても、下地層3の熱伸縮が生じる温
度が加わった際、例えば図2(b)に示すように、最外
周の第2の下層パターンのパターン部分21aが変形す
ることにより、その内側の第1の下層パターン1の変形
が防止される。その際、第2の下層パターンの枠状溝パ
ターンの各辺は、これらの各辺と平行に対向する第1の
下層パターンの棒状パターンに対してそれぞれ等距離の
間隔をおいて配置されていることがより好ましい。
は、図1(a)及び図2(a)に示すように、第1の下
層パターン1と上層パターン2の両方を取り囲むように
配置されているが、第1の下層パターンが棒状パターン
からなる場合は、図3(a)に示すように、第1の下層
パターンの各棒状パターンを取り囲むように第2の下層
パターン21を形成してもよい。なお、図3(a)で
は、第1の下層パターン1が一方向に平行配列された棒
状パターンからなる場合を示しているが、棒状パターン
が正方形あるいは矩形等の四角形の各辺の位置に配置さ
れた場合であっても、同様に各棒状パターンを枠状の第
2の下層パターンで取り囲むことができる。これらの場
合においても、前述と同様に第2の下層パターン21の
内側の第1の下層パターン1の変形を防止することがで
きる(図3(b))。
すように、上面から見た形状が四角形の枠状の第2の下
層パターン21で第1の下層パターン1と上層パターン
2を取り囲み、さらに、上面から見た形状が四角形の枠
状の第3の下層パターン22で第1の下層パターン1の
各棒状パターンを取り囲むパターンを挙げることができ
る。この場合においては、第1の下層パターン1の周囲
を第2及び第3の下層パターンで2重に取り囲んでいる
ため、第2の下層パターン21の内側の第1の下層パタ
ーン1の変形をより一層防止することができる(図4
(b))。
ン1が棒状パターンからなる場合、各棒状パターンを取
り囲む枠状の第2及び第3の下層パターンは、枠状パタ
ーンの各辺は、これら各辺と平行に対向する第1の下層
パターンの棒状パターンに対してそれぞれ等距離の間隔
をおいて配置することが好ましい。これにより、第1の
下層パターンの周囲を構造的に均一に近い環境にでき、
その周囲の下地層の熱伸縮量もより均一化できるため、
重ね合わせ用マークの不均一な変形が防止され、重ね合
わせ精度の測定精度の低下をより一層抑えることができ
る。
は、重ね合わせ位置の認識の際は、最外周の下層パター
ンである第2の下層パターン21を利用しないことで十
分な測定精度が得られるが、図4(b)に示す第3の下
層パターン22のように最外周の下層パターンの内側に
さらに変形防止用のパターンを設けた場合は、そのパタ
ーンも利用しないことでより一層高い測定精度が得られ
る。
イズは、通常の位置合わせ精度測定用マークにおけるパ
ターン長、パターン間隔、溝深さ、レジスト厚等に従っ
て適宜設定される。但し、第2及び第3の下層パターン
の溝の深さは、内側の第1の下層パターンの変形を十分
に防止できる程度に深いことが必要であり、第1の下層
パターンとほぼ同等以上の深さであることが好ましい。
第1の下層パターンと第2及び第3の下層パターンは、
通常、同時にエッチングして形成されることから、これ
らの溝の深さはほぼ同じであることが好ましい。
図5に示す。図5(a)は平面図であり、図5(b)は
図5(a)のA−A線断面図である。なお、図5(a)
は変形前のマーク、図5(b)は熱収縮による変形後の
マークを示す。
枠状の溝パターンに代えて上面からみた形状が多角形の
凹状のパターンとした以外は、図1に示す第1の実施形
態の重ね合わせ用マークと同様である。
な上面からみた形状が多角形のレジストブロックで形成
してもよいし、図6(b)に示すようにレジスト層2a
に上面からみた形状が多角形の凹部(窪み)あるいは開
口部を設けて上層パターン2を形成してもよい。
上に積層されて成るパターンであって上面から見た形状
が多角形のレジストブロックからなるパターンであった
が、このレジストパターンに代えて、上層4に溝を彫り
込んで形成された溝パターンであって、上面から見た形
状が正方形や矩形等の多角形の枠状のパターン、棒状パ
ターンが平行配列されたパターン、または棒状パターン
が正方形や矩形等の多角形の各辺の位置に配置されたパ
ターンを形成してもよい。これらの溝パターンは、上層
4に第2の回路パターンの形成と同時にエッチング等に
より形成することができる。
ーンを形成する際のフォトリソグラフィ工程の露光工程
において、ウェハとマスクとの重ね合わせ位置を認識し
決定するアライメントのために用いられる重ね合わせ用
マーク(以下「アライメント用マーク」という。)に適
用した例を説明する。
1の回路パターンが形成される下地層のダイシングライ
ン等の領域の所定の位置に溝を彫り込んで第1のパター
ンが形成され、この第1のパターンを取り囲むように下
地層に溝を彫り込んで枠状の第2のパターンが形成され
る。よって、このアライメント用マークは、前記の各実
施形態の重ね合わせ精度測定用マークにおける下層パタ
ーンと同様な形態をとることができる。
ーンサイズは、通常のアライメント用マークにおけるパ
ターン長、パターン間隔、溝深さ等に従って適宜設定さ
れる。その際、マークの認識を重ね合わせ精度の測定と
同様な光学式画像処理方式で行う場合は、アライメント
用マークと位置合わせ精度測定用マークの下層パターン
とが共用できるように設定してもよい。
の深さについても、外側のパターン(第2のパターン)
の溝の深さは、内側のパターン(第1のパターン)の変
形を十分に防止できる程度に深いことが必要であり、内
側のパターンとほぼ同等以上の深さであることが好まし
い。外側パターンと内側パターンは、通常、同時にエッ
チングして形成されることから、これらの溝の深さはほ
ぼ同じであることがより好ましい。
用マークのパターン形状を説明する。
ンが形成される層に溝を彫り込んで形成された枠状の第
1のパターン31を、同様に溝を彫り込んで形成された
枠状の第2のパターン32で取り囲んでいる。このパタ
ーン形状は、第1の実施形態の図1(a)に示すマーク
の下層パターンの形状と同様であり、より好ましい形
状、及びこのパターン形状による効果も第1の実施形態
において述べたものと同様である。
ンにおいて、第1のパターン31として多角形の枠状パ
ターンに代えて、棒状パターンが平行配列され且つ正方
形あるいは矩形等の多角形の各辺の位置に配置されたパ
ターンとしたものである。他の第1のパターン31の形
状としては、図10に示すように、棒状パターンが平行
配列されたラインアンドスペースパターンであってもよ
い。また、棒状パターンは、図11に示すように、正方
形または矩形等の多角形の窪み(凹部)がライン状に配
列してなるパターンであってもよく、この窪みの配列か
らなるパターンの複数が平行配列されたパターンであっ
てもよい。いずれのパターンにおいても外側のパターン
32を形成することによる作用・効果は、第1の実施の
形態における下層パターンについて述べたものと同様で
ある。
1が棒状パターンで構成される場合であり、各棒状パタ
ーンを取り囲むように第2のパターン32が形成されて
いる。図9は、第1のパターンの各棒状パターン31
が、棒状パターンが平行配列され且つ正方形や矩形等の
多角形の各辺の位置に配置しているが、棒状パターンが
一方向に平行配列されたパターンであってもよい。この
パターン形状は、第1の実施形態の図3(a)に示すマ
ークの下層パターンの形状と同様であり、より好ましい
形状、及びこのパターン形状による効果も第1の実施形
態において述べたものと同様である。
ように四角形の枠状の溝パターンを形成してもよい。
アライメント用マークを、半導体装置や液晶パネルの多
層回路パターンの形成に用いることにより、微細かつ高
密度のパターンの形成においても、多層の回路パターン
を高い重ね合わせ精度で歩留まりよく形成することが可
能になる。
は、その形状や配置を適宜設定することにより、第1の
回路パターンと第2の回路パターンとの位置合わせ精度
の測定にも第1の回路パターンの位置を認識するための
下層パターンとして利用できる。換言すれば、本発明の
位置合わせ精度測定用マークの下層パターンはアライメ
ント用マークとしても利用できる。その際、内側のパタ
ーンは棒状パターン或いは枠状パターンであることが好
ましい。より好ましくは、棒状パターンからなるライン
アンドスペースパターンである。
図7に示すアライメント用マークを用いた多層回路パタ
ーンの形成方法の一実施形態を説明する。
の層に、第1の回路パターンを形成すると同時に図7に
示すアライメント用マークを形成する。次に、この上に
第2の回路パターンを形成する第2の層を積層し、続い
てこの第2の層の上にレジスト層を積層する。
マークを用いてアライメントを行い、その後にマスクを
介して露光して第2の回路パターンを転写する。
度測定用マークの上層パターン2を形成するためのパタ
ーンを有するものを用い、第2の回路パターンを転写す
ると同時に、アライメントパターンの内側のレジストに
上層パターンを転写する。
成用のレジストパターンが形成されるとともにレジスト
からなる上層パターン2が形成される。この上層パター
ン2と、アライメントパターンで位置合わせ精度測定用
マークが構成され、このマークを用いて位置合わせ精度
を測定する。なお、このアライメント用マークは、図1
に示す第1の下層パターン1及び第2の下層パターン2
1に相当する。
エッチング工程に移行し、所定値を超えたものはレジス
トパターンの剥離を行い、再度レジストの塗布、露光、
現像を行う。
て、第1の層の形成後、露光までの間において種々の加
熱が行われても、第1の層に形成されたマークのパター
ンは、その最外周のパターンのみが変形するため、その
内側のパターンは変形が防止される。変形した最外周の
パターンを用いないでアライメントや位置合わせ精度の
測定を行うことによって、高精度にアライメントや位置
合わせ精度の測定を行うことができる。
加えられる熱としては、例えば、焼き締め等の各層の特
性改善のための熱処理、BPSG等の熱軟化性膜のリフ
ロー等の平坦化のための熱処理、基板の結晶性や不純物
プロファイルの改善のためのアニーリング、第1の層と
第2の層の間に窒化膜や容量絶縁膜等の第3の層を形成
する際の熱などが挙げられる。
よれば、半導体装置や液晶パネル等の微細かつ高密度の
回路パターンの形成においても、多層の回路パターンを
高い重ね合わせ精度で歩留まりよく形成することが可能
になる。
る第1の層が、BPSG等のホウ素とリンを含有する酸
化物ガラスやCVD酸化膜などのアモルファス構造を有
する熱軟化性膜である場合に特に好適である。
びその作用を示す図である。
びその作用を示す図である。
びその作用を示す図である。
びその作用を示す図である。
びその作用を示す図である。
す図である。
の一例の形状を示す図である。
の一例の形状を示す図である。
の一例の形状を示す図である。
ク)の一例の形状を示す図である。
ク)の一例の形状を示す図である。
ある。
ある。
ある。
ある。
マーク)の一例を示す図である
示す模式図である。
Claims (8)
- 【請求項1】 第1の回路パターン上に第2の回路パタ
ーンを形成する際の重ね合わせ精度を測定するために用
いられる重ね合わせ用マークであって、前記 第1の回路パターンが形成される第1の層の所定箇
所に溝あるいは窪みを彫り込んで形成された第1の下層
パターンと、前記 第1の層に前記第1の下層パターンを取り囲むよう
に枠状の溝を彫り込んで形成された、前記第1の層の熱
伸縮による前記第1の下層パターンの変形を防ぐことの
できる第2の下層パターンと、 前記第1の層の上に設けられた第2の層に前記第2の回
路パターンを形成するためにパターニングされるレジス
トであって前記第2の層の上に形成されたレジストから
なる上層パターンを所定箇所に 有することを特徴とする
重ね合わせ用マーク。 - 【請求項2】 前記第1の下層パターンが、露光工程に
おけるマスクとウェハの位置合わせ時にアライメントマ
ークとして使用される請求項1記載の重ね合わせ用マー
ク。 - 【請求項3】 前記第1の下層パターンは、上面から見
た形状が多角形の枠状の溝パターンまたは多角形の凹状
パターンであり、前記 第2の下層パターンは、上面から見た形状が多角形
の枠状の溝パターンであって前記第1の下層パターンを
ほぼ等距離の間隔をおいて取り囲むように形成されてい
る請求項1又は2記載の重ね合わせ用マーク。 - 【請求項4】 前記第1の下層パターンは、上面から見
た形状において、前記上層パターンを挟んで長辺同士が
対向するように棒状パターンが平行配列された溝パター
ンであり、前記 第2の下層パターンは、上面から見た形状が四角形
の枠状の溝パターンであって、前記第1の下層パターン
全体を取り囲むように形成されている請求項1又は2記
載の重ね合わせ用マーク。 - 【請求項5】 前記第1の下層パターンは、上面から見
た形状において、前記上層パターンを挟んで長辺同士が
対向するように棒状パターンが平行配列された溝パター
ンであり、前記 第2の下層パターンは、上面から見た形状が四角形
の枠状の溝パターンであって、前記第1の下層パターン
の各棒状パターンを取り囲むように形成されている請求
項1又は2記載の重ね合わせ用マーク。 - 【請求項6】 前記第2の下層パターンに囲まれた前記
第1の層の領域において、前記第1の下層パターンの各
棒状パターンを取り囲むように溝を彫り込んで形成され
た枠状パターンである第3の下層パターンを有すること
を特徴とする請求項4記載の重ね合わせ用マーク。 - 【請求項7】 前記上層パターンは、上面から見た形状
が多角形、枠状または棒状のパターンで構成された請求
項1〜6のいずれか1項に記載の重ね合わせ用マーク。 - 【請求項8】 請求項1〜7のいずれか1項に記載の重
ね合わせ用マークが形成された基板を有する半導体装
置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21372099A JP3348783B2 (ja) | 1999-07-28 | 1999-07-28 | 重ね合わせ用マーク及び半導体装置 |
KR10-2000-0042727A KR100414412B1 (ko) | 1999-07-28 | 2000-07-25 | 중첩 마크, 중첩 정밀도 측정 방법, 정렬 방법 및 이를 이용한 반도체 장치 |
US09/627,456 US6801313B1 (en) | 1999-07-28 | 2000-07-27 | Overlay mark, method of measuring overlay accuracy, method of making alignment and semiconductor device therewith |
GB0018627A GB2358086B (en) | 1999-07-28 | 2000-07-28 | Overlay mark, method of measuring overlay accuracy, method of making alignment and semiconductor device therewith |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21372099A JP3348783B2 (ja) | 1999-07-28 | 1999-07-28 | 重ね合わせ用マーク及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001044094A JP2001044094A (ja) | 2001-02-16 |
JP3348783B2 true JP3348783B2 (ja) | 2002-11-20 |
Family
ID=16643889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21372099A Expired - Fee Related JP3348783B2 (ja) | 1999-07-28 | 1999-07-28 | 重ね合わせ用マーク及び半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6801313B1 (ja) |
JP (1) | JP3348783B2 (ja) |
KR (1) | KR100414412B1 (ja) |
GB (1) | GB2358086B (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4011353B2 (ja) * | 2002-01-31 | 2007-11-21 | 沖電気工業株式会社 | 合わせ測定用のレジストパターン |
US7190823B2 (en) * | 2002-03-17 | 2007-03-13 | United Microelectronics Corp. | Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same |
JP4007231B2 (ja) * | 2003-04-01 | 2007-11-14 | ソニー株式会社 | マーク検出方法および露光方法 |
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JP2710935B2 (ja) | 1987-08-08 | 1998-02-10 | 三菱電機株式会社 | 半導体装置 |
JPH01196822A (ja) | 1988-02-02 | 1989-08-08 | Nec Corp | 半導体集積回路装置 |
JP2687418B2 (ja) | 1988-04-25 | 1997-12-08 | ソニー株式会社 | 半導体装置 |
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JPH09251945A (ja) | 1996-03-15 | 1997-09-22 | Sony Corp | 重ね合わせ精度管理用パターンおよびこれを用いた重ね合わせ精度管理方法 |
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JPH09306821A (ja) | 1996-05-20 | 1997-11-28 | Toshiba Corp | 半導体装置及びその合わせマーク |
JPH104044A (ja) | 1996-06-13 | 1998-01-06 | Hitachi Ltd | パターン検出方法ならびにアライメントマーク検出方法およびそれを用いた光学装置 |
JPH10160413A (ja) | 1996-11-29 | 1998-06-19 | Sony Corp | 半導体製造工程用の重ね合わせ精度測定方法および重ね合わせ精度測定装置 |
JPH118178A (ja) | 1997-06-17 | 1999-01-12 | Sony Corp | レジストパターン位置の検査方法 |
JP3533087B2 (ja) | 1998-05-06 | 2004-05-31 | 沖電気工業株式会社 | 重ね合わせ精度測定用マーク及びそれを用いた測定方法 |
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TW588414B (en) * | 2000-06-08 | 2004-05-21 | Toshiba Corp | Alignment method, overlap inspecting method and mask |
US6218200B1 (en) * | 2000-07-14 | 2001-04-17 | Motorola, Inc. | Multi-layer registration control for photolithography processes |
-
1999
- 1999-07-28 JP JP21372099A patent/JP3348783B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-25 KR KR10-2000-0042727A patent/KR100414412B1/ko not_active IP Right Cessation
- 2000-07-27 US US09/627,456 patent/US6801313B1/en not_active Expired - Lifetime
- 2000-07-28 GB GB0018627A patent/GB2358086B/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100414412B1 (ko) | 2004-01-07 |
US6801313B1 (en) | 2004-10-05 |
KR20010015428A (ko) | 2001-02-26 |
GB0018627D0 (en) | 2000-09-13 |
GB2358086A (en) | 2001-07-11 |
JP2001044094A (ja) | 2001-02-16 |
GB2358086B (en) | 2003-11-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110913 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120913 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120913 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130913 Year of fee payment: 11 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |