KR101031396B1 - 반도체소자의 중첩마크 형성방법 - Google Patents

반도체소자의 중첩마크 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 중첩마크 형성방법에 관한 것으로, 저장전극의 중첩도를 용이하게 측정할 수 있도록 하기 위하여, 게이트전극 높이의 하부절연층이나 비트라인 콘택용 층간절연막의 중첩마크 영역에 중첩마크를 형성할 수 있도록 홀을 형성하여 단차를 형성하고 후속 공정으로 저장전극 콘택용 층간절연막을 형성한 다음, 상기 중첩마크 영역에 구비되는 낮은 단차 부분에 박스 인 박스 중첩마크의 바깥박스 형태 평면구조를 갖는 저장전극을 콘택홀을 형성하고 후속 공정으로 저장전극용 산화막 및 하드마스크층을 형성하되, 상기 단차가 구비되어 저장전극 형성공정시 중첩도를 용이하게 측정할 수 있도록 하여 반도체소자의 특성, 신뢰성 및 생산성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 중첩마크 형성방법{A method for forming overlay vernier of a semiconductor device}
도 1 은 일반적인 박스 인 박스 ( box in box ) 구조의 중첩마크를 도시한 평면도.
도 2 는 종래기술에 따라 형성된 반도체소자의 중첩마크를 도시한 단면도.
도 3a 및 도 3b 는 종래기술에 따라 형성된 반도체소자의 CMP 정도에 따른 평면 셈사진.
도 4a 및 도 4b 는 상기 도 1 의 ⓐ 부분을 따라 형성된 중첩마크의 단면 셈사진.
도 5a 내지 도 5d 는 본 발명의 제1실시예에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도.
도 6 은 본 발명의 제2실시예에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31,51 : 반도체기판 13,33,53 : 소자분리막
17,35,57 : 제1층간절연막 19,39,59 : 제2층간절연막
21,41 : 제3층간절연막 23,42,61 : 저장전극 콘택홀
25,43,63, : 저장전극용 산화막 27,45,65 : 하드마스크층
37 : 비트라인 콘택홀 47,67 : 감광막패턴
55 : 하부절연층
본 발명은 반도체소자의 중첩마크 형성방법에 관한 것으로, 특히 반도체소자의 저장전극 형성공정시 형성되는 중첩마크의 계측 능력을 향상시킬 수 있도록 하는 기술에 관한 것이다.
일반적으로, 중첩마크 ( overlay vernier ) 는 반도체소자의 셀부와 같은 형태로 여유면적이 있는 스크라이브 라인 ( scribe line ) 과 주변회로부에 형성하되, 셀부와 같은 공정으로 형성한다.
도 1 은 일반적인 박스 인 박스 ( box in box ) 형태의 중첩마크를 도시한 평면도로서, 상기 도 1의 일측은 바깥박스(100)를 도시하고 타측은 안박스(200)를 도시한다.
도 2 는 종래기술에 따라 형성된 중첩마크를 도시한 단면도로서, 상기 중첩마크 영역만을 도시한 것이다. 이때, 상기 중첩마크는 반도체소자의 셀부 형성공정과 동일한 공정으로 형성한다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 중첩마크 영역에 형성된다.
상기 반도체기판(11) 상에 게이트전극(도시안됨)을 형성한다. 이때, 상기 중첩마크 영역 상에는 상기 게이트전극과 같은 높이를 같은 하부절연층(도시안됨)이 완전히 식각되어 상기 소자분리막(13)을 오픈시킨다.
그 다음, 상기 반도체기판(11) 상에 비트라인 콘택용의 제1층간절연막(17)을 형성한다. 이때, 상기 제1층간절연막(17)은 4000 ∼ 5000 Å 두께로 형성된 것으로, 셀부의 콘택홀 형성공정시 오픈되지 않는다.
그리고, 셀에 콘택홀을 통하여 반도체기판(11)에 접속되는 비트라인(도시안됨)을 형성하고 전체표면상부를 평탄화시키는 제2층간절연막(19)을 형성한다.
그 다음, 상기 제2층간절연막(19) 상에 저장전극 콘택용의 제3층간절연막(21)을 15000 ∼ 25000 Å 두께로 형성하고 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제3층간절연막(21)을 식각하여 저장전극 콘택홀(23)을 형성한다.
이때, 상기 중첩마크 영역에도 저장전극 콘택홀(23)을 형성한다.
그 다음, 전체표면상부에 저장전극용 산화막(25)을 형성하고, 상부를 평탄화시키는 터치 CMP ( touch CMP ) 공정을 실시한다. 이때, 상기 터치 CMP 공정은 저장전극 마스크를 이용한 사진식각공정시 단차로 인하여 유발될 수 있는 디포커스 ( defocus ) 현상과 이로 인하여 유발될 수 있는 이물질의 유발을 방지하기 위하여 실시한 것이다.
여기서, 상기 저장전극용 산화막(25)은 20000 ∼ 24000 Å 의 두께만큼 형성한 것이다.
그 다음, 전체표면상부에 하드마스크층(27)을 형성한다.
이때, 상기 중첩마크 영역에 형성된 저장전극 콘택홀(23)로 인하여 유발된 단차가 형성되어 있지 못하므로 중첩도를 측정할 수 없게 된다.
도 3a 및 도 3b 는 종래기술에 따른 반도체소자의 제조 공정 중에서 상기 저장전극용 산화막(25)의 증착공정을 실시하고 CMP 공정을 실시한 경우 저장전극용 중첩마크의 평면 셈사진을 도시한 것이다.
상기 도 3a 는 단차와 디포커스를 제어할 수 있도록 적정 CMP 량으로 셋업된 2000 Å 두께로 터치 CMP 한 것을 도시한 평면 셈사진으로서, 저장전극 콘택용 중첩마크가 형성되었지만 뚜렷한 패턴을 만들지 못한 상태를 도시한다.
상기 도 3b 는 적정 CMP 량이 2000 Å 으로 셋업된 소자에서 8000 Å 정도만을 CMP 한 것을 도시한 평면 셈사진으로서, 단차가 남고 그로 인한 디포커스 현상이 유발될 수 있음이 도시되어 있다.
도 4a 및 도 4b 는 상기 도 3a 및 도 3b 와 같이 각각 2000 Å 과 800 Å의 두께만큼 CMP 한 경우의 중첩마크 영역을 도시한 단면 셈사진으로서, 상기 도 1 의 ⓐ 부분을 도시한 것이다.
상기 도 4a 는 상부의 단차가 모두 제거되어 저장전극용 중첩마크의 바깥박스를 읽을 수 없다.
상기 도 4b 는 상기 중첩마크 영역의 상부구조에 단차가 남아있어 중첩도를 측정할 수 있다.
그러나, 상기 도 3b 와 같이 상기 도 4b 는 불필요한 부분에 형성되는 단차 가 발생되고, 이로 인한 디포커스 현상이 유발되어 후속 공정에서 결함을 유발시키게 된다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 중첩마크 형성방법은, 터치 CMP 공정으로 필요한 패턴을 형성하지 못하거나 셋업된 만큼 CMP 하지 않아 후속 공정에서 결함을 유발시키는 문제점이 있다.
본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, 중첩마크가 형성되는 부부의 게이트전극 높이 하부절연층이나 비트라인 콘택이 형성되는 층간절연막을 식각하고 후속 공정으로 저장전극용 중첩마크를 형성함으로써 중첩도를 용이하게 측정할 수 있도록 하는 반도체소자의 중첩마크 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크 형성방법은,
중첩마크 영역에 중첩마크를 형성하는 방법에 있어서,
소자분리막이 형성된 반도체기판 상에 비트라인 콘택용의 제1층간절연막을 형성하는 공정과,
비트라인 콘택마스크를 이용한 사진식각공정시 상기 제1층간절연막을 식각하여 비트라인 콘택홀을 형성하는 공정과,
중첩마크 영역의 전체표면상에 소정두께의 제2층간절연막을 형성하는 공정 과,
전체 표면상부에 상기 비트라인 콘택홀로 인한 단차를 포함하는 저장전극 콘택용의 제3층간절연막을 형성하는 공정과,
저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막을 노출시키는 저장전극 콘택홀을 형성하되, 상기 제3층간절연막에 포함되는 낮은 단차 부분에 박스 인 박스 ( box in box ) 중첩마크의 바깥박스에 해당하는 형태를 갖는 평면구조로 형성하는 공정과,
상기 제3층간절연막 상에 상기 바깥박스로 인한 단차를 포함하는 저장전극용 산화막 및 하드마스크층을 형성하는 공정과,
상기 하드마스크층 상에 박스 인 박스 중첩마크의 안박스에 해당하는 형태를 갖는 평면구조로 감광막패턴을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크 형성방법은,
중첩마크 영역에 중첩마크를 형성하는 방법에 있어서,
소자분리막이 형성된 게이트전극 높이의 하부절연층을 형성하는 공정과,
랜딩플러그 콘택마스크를 이용한 사진식각공정시 상기 하부절연층을 식각하여 셀부 및 중첩마크 영역에 랜딩 플러그 콘택홀을 형성하는 공정과,
상기 중첩마크 영역 상부에 제1층간절연막을 일정두께 형성하는 공정과,
전체표면상부에 상기 랜딩 플러그 콘택홀로 인한 단차를 포함하는 저장전극 콘택용의 제2층간절연막을 형성하는 공정과,
저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제1층간절연막을 노출시키는 저장전극 콘택홀을 형성하되, 상기 제2층간절연막에 포함되는 낮은 단차 부분에 박스 인 박스 ( box in box ) 중첩마크의 바깥박스에 해당되는 형태를 갖는 평면구조로 형성하는 공정과,
상기 제2층간절연막 상에 상기 바깥박스로 인한 단차를 포함하는 저장전극용 산화막 및 하드마스크층을 형성하는 공정과,
상기 하드마스크층 상에 박스 인 박스 중첩마크의 안박스에 해당되는 형태를 갖는 평면구조로 감광막패턴을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크 형성방법은,
중첩마크 영역에 중첩마크를 형성하는 방법에 있어서,
소자분리막이 형성된 반도체기판 상에 소자분리막이 형성된 게이트전극 높이의 하부절연층을 형성하는 공정과,
랜딩 플러그 콘택마스크를 이용한 사진식각공정시 상기 하부절연층을 식각하여 셀부 및 중첩마크 영역에 랜딩 플러그 콘택홀 형성하는 공정과,
비트라인 콘택용의 제1층간절연막을 형성하는 공정과,
비트라인 콘택마스크를 이용한 사진식각공정으로 상기 제1층간절연막을 식각하여 상기 랜딩 플러그 콘택홀과 중첩되는 비트라인 콘택홀을 형성하는 공정과,
중첩마크 영역의 전체표면상에 소정두께의 제2층간절연막을 형성하는 공정과,
전체표면상부에 상기 콘택홀로 인한 단차를 포함하는 저장전극 콘택용의 제3층간절연막을 형성하는 공정과,
저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막을 노출시키는 저장전극 콘택홀을 형성하되, 상기 제3층간절연막에 포함되는 낮은 단차 부분에 박스 인 박스 ( box in box ) 중첩마크의 바깥박스에 해당하는 형태를 갖는 평면구조로 형성하는 공정과,
상기 제3층간절연막 상에 상기 바깥박스로 인한 단차를 포함하는 저장전극용 산화막 및 하드마스크층을 형성하는 공정과,
상기 하드마스크층 상에 박스 인 박스 중첩마크의 안박스에 해당되는 형태를 갖는 평면구조로 감광막패턴을 형성하는 공정을 포함하는 것과,
상기 중첩마크 형성방법은 상기 랜딩 플러그 콘택홀의 오픈 ( open ) 이 없는 하부절연층을 형성하는 것과,
상기 중첩마크 형성방법은 상기 비트라인 콘택홀의 오픈 ( open ) 이 없는 제1층간절연막을 형성하는 것을 제3특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 5a 내지 도 5d 는 본 발명의 제1실시예에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도이다.
도 5a 를 참조하면, 반도체기판(31)에 활성영역을 정의하는 소자분리막(33)을 형성한다. 이때, 상기 소자분리막(33)은 중첩마크 영역에 형성된 것을 도시한다.
상기 반도체기판(31) 상에 게이트전극(도시안됨)을 형성한다. 이때, 상기 중 첩마크 영역에는 상기 게이트전극과 같은 높이를 갖는 하부절연층(도시안됨)이 완전히 식각되어 상기 소자분리막(33)을 오픈시킨다.
그 다음, 상기 반도체기판(31) 상에 비트라인 콘택용의 제1층간절연막(35)을 형성한다. 이때, 상기 제1층간절연막(35)은 4000 ∼ 5000 Å 두께로 형성된 것이다.
그리고, 비트라인 콘택마스크를 이용한 콘택홀 형성공정시 상기 제1층간절연막(35)을 소정부분을 오픈하는 콘택홀(37)을 형성하여 상기 소자분리막(33)을 노출시킨다.
도 5b를 참조하면, 셀부에 형성된 콘택홀(도시안됨)을 통하여 반도체기판(31)에 접속되는 비트라인(도시안됨)을 형성하고 전체표면상부에 제2층간절연막(39)을 형성한다.
그 다음, 상기 제2층간절연막(39) 상에 저장전극 콘택용의 제3층간절연막(41)을 15000 ∼ 25000 Å 두께로 형성한다.
그리고, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제3층간절연막(41)을 식각하여 저장전극 콘택홀(42)을 형성한다. 이때, 상기 중첩마크 영역에도 저장전극 콘택홀(42)을 형성한다.
여기서, 상기 저장전극 콘택홀(42)은 박스 인 박스 형태의 중첩마크 구조 중에서 바깥박스와 같은 형태로 이루어진다.
또한, 상기 제3층간절연막(41)은 상기 제2층간절연막(39)에 형성된 콘택홀(37)의 저부와 상기 제2층간절연막(39)의 상측이 갖는 단차를 그대로 유지하 며 형성된다.
도 5c를 참조하면, 전체표면상부에 저장전극용 산화막(43)을 소정두께 형성한다. 이때, 상기 저장전극용 산화막(43)의 두께는 28000 ∼ 32000 Å 두께만큼 형성한 것이다.
이때, 상기 저장전극용 산화막(43)은 상기 바깥박스 형태로 구비되는 저장전극 콘택홀(42) 부분의 단차가 유지되며 형성된 것이다.
그 다음, 전체표면상부에 하드마스크층(45)을 형성한다.
도 5d를 참조하면, 상기 하드마스크층(45) 상에 감광막패턴(47)을 형성한다. 이때, 상기 감광막패턴(47)은 박스 인 박스 형태의 중첩마크 구조 중에서 안박스( inner box )를 형성한 것이다.
여기서, 상기 저장전극 콘택홀(42)의 단차로 인하여 형성되는 바깥박스인 ⓧ 부분과 상기 감광막패턴(47)으로 형성되는 안박스인 ⓨ 부분이 박스 인 박스 형태의 중첩마크를 형성하게 된다.
도 6 은 본 발명의 제2실시예에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도이다.
도 6을 참조하면, 반도체기판(51)에 활성영역을 정의하는 소자분리막(53)을 형성한다. 이때, 상기 소자분리막(53)은 중첩마크 영역에 형성된 것을 도시한다.
상기 반도체기판(51) 상에 게이트전극(도시안됨)을 형성한다. 이때, 상기 중첩마크 영역 상에는 상기 게이트전극과 같은 높이를 같은 하부절연층(도시안됨)이 완전히 식각되어 상기 소자분리막(53)을 오픈시킨다.
그 다음, 상기 반도체기판(51) 상에 게이트전극 높이로 형성되는 하부절연층(55)을 형성한다. 이때, 상기 하부절연층(55)은 2500 ∼ 3500 Å 두께로 형성된 것이다.
그리고, 랜딩 플러그 형성을 위한 사진식각공정시 상기 하부절연층(55)을 식각하여 상기 소자분리막(53)을 노출시키는 랜딩플러그 콘택홀(도시안됨)을 형성한다.
후속 공정으로, 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그(도시안됨)를 형성하고 그 상부를 평탄화시키는 제1층간절연막(57)을 형성한다.
그 다음, 상기 제1층간절연막(57) 상에 저장전극 콘택용의 제2층간절연막(59)을 15000 ∼ 25000 Å 두께로 형성한다.
그리고, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제2층간절연막(59)을 식각하여 저장전극 콘택홀(61)을 형성한다. 이때, 상기 중첩마크 영역에도 저장전극 콘택홀(61)을 형성한다.
여기서, 상기 저장전극 콘택홀(61)은 박스 인 박스 형태의 중첩마크 구조 중에서 바깥박스와 같은 형태로 이루어진다.
또한, 상기 제2층간절연막(59)은 상기 제1층간절연막(57)에 형성된 콘택홀(61)의 저부와 상기 제1층간절연막(57)의 상측이 갖는 단차를 그대로 유지하며 형성된다.
그 다음, 전체표면상부에 저장전극용 산화막(63)을 소정두께 형성한다. 이때, 상기 저장전극용 산화막(43)의 두께는 28000 ∼ 32000 Å 두께만큼 형성한 것 이다.
여기서, 상기 저장전극용 산화막(63)은 상기 바깥박스 형태로 구비되는 저장전극 콘택홀(61) 부분의 단차가 유지되며 형성된 것이다.
그 다음, 전체표면상부에 하드마스크층(65)을 형성한다.
후속 공정으로, 상기 하드마스크층(65) 상에 감광막패턴(67)을 형성한다. 이때, 상기 감광막패턴(67)은 박스 인 박스 형태의 중첩마크 구조 중에서 안박스 ( inner box )를 형성한 것으로, 박스 인 박스 형태의 중첩마크를 형성한다.
본 발명의 제3실시예는 상기 제1,2, 실시예를 조합하여 실시하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 중첩마크 형성방법은, 중첩마크 영역에 구비되는 게이트전극 높이의 하부절연층이나 비트라인 콘택용의 층간절연막을 식각하여 단차를 구비하고 후속 공정으로 저장전극 콘택홀 형성공정시 박스 인 박스 형태의 중첩마크 구조 중에서 바깥박스를 형성함으로써 중첩도 측정을 용이하게 실시할 수 있도록 하는 효과를 제공한다.

Claims (5)

  1. 중첩마크 영역에 중첩마크를 형성하는 방법에 있어서,
    소자분리막이 형성된 반도체기판 상에 비트라인 콘택용의 제1층간절연막을 형성하는 공정과,
    비트라인 콘택마스크를 이용한 사진식각공정시 상기 제1층간절연막을 식각하여 비트라인 콘택홀을 형성하는 공정과,
    중첩마크 영역의 전체표면상에 소정두께의 제2층간절연막을 형성하는 공정과,
    전체 표면상부에 상기 비트라인 콘택홀로 인한 단차를 포함하는 저장전극 콘택용의 제3층간절연막을 형성하는 공정과,
    저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막을 노출시키는 저장전극 콘택홀을 형성하되, 상기 제3층간절연막에 포함되는 낮은 단차 부분에 박스 인 박스 ( box in box ) 중첩마크의 바깥박스에 해당하는 형태를 갖는 평면구조로 형성하는 공정과,
    상기 제3층간절연막 상에 상기 바깥박스로 인한 단차를 포함하는 저장전극용 산화막 및 하드마스크층을 형성하는 공정과,
    상기 하드마스크층 상에 박스 인 박스 중첩마크의 안박스에 해당하는 형태를 갖는 평면구조로 감광막패턴을 형성하는 공정을 포함하는 반도체소자의 중첩마크 형성방법.
  2. 중첩마크 영역에 중첩마크를 형성하는 방법에 있어서,
    소자분리막이 형성된 게이트전극 높이의 하부절연층을 형성하는 공정과,
    랜딩플러그 콘택마스크를 이용한 사진식각공정시 상기 하부절연층을 식각하여 셀부 및 중첩마크 영역에 랜딩 플러그 콘택홀을 형성하는 공정과,
    상기 중첩마크 영역 상부에 제1층간절연막을 일정두께 형성하는 공정과,
    전체표면상부에 상기 랜딩 플러그 콘택홀로 인한 단차를 포함하는 저장전극 콘택용의 제2층간절연막을 형성하는 공정과,
    저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제1층간절연막을 노출시키는 저장전극 콘택홀을 형성하되, 상기 제2층간절연막에 포함되는 낮은 단차 부분에 박스 인 박스 ( box in box ) 중첩마크의 바깥박스에 해당되는 형태를 갖는 평면구조로 형성하는 공정과,
    상기 제2층간절연막 상에 상기 바깥박스로 인한 단차를 포함하는 저장전극용 산화막 및 하드마스크층을 형성하는 공정과,
    상기 하드마스크층 상에 박스 인 박스 중첩마크의 안박스에 해당되는 형태를 갖는 평면구조로 감광막패턴을 형성하는 공정을 포함하는 반도체소자의 중첩마크 형성방법.
  3. 중첩마크 영역에 중첩마크를 형성하는 방법에 있어서,
    소자분리막이 형성된 반도체기판 상에 소자분리막이 형성된 게이트전극 높이의 하부절연층을 형성하는 공정과,
    랜딩 플러그 콘택마스크를 이용한 사진식각공정시 상기 하부절연층을 식각하여 셀부 및 중첩마크 영역에 랜딩 플러그 콘택홀 형성하는 공정과,
    비트라인 콘택용의 제1층간절연막을 형성하는 공정과,
    비트라인 콘택마스크를 이용한 사진식각공정으로 상기 제1층간절연막을 식각하여 상기 랜딩 플러그 콘택홀과 중첩되는 비트라인 콘택홀을 형성하는 공정과,
    중첩마크 영역의 전체표면상에 소정두께의 제2층간절연막을 형성하는 공정과,
    전체표면상부에 상기 콘택홀로 인한 단차를 포함하는 저장전극 콘택용의 제3층간절연막을 형성하는 공정과,
    저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막을 노출시키는 저장전극 콘택홀을 형성하되, 상기 제3층간절연막에 포함되는 낮은 단차 부분에 박스 인 박스 ( box in box ) 중첩마크의 바깥박스에 해당하는 형태를 갖는 평면구조로 형성하는 공정과,
    상기 제3층간절연막 상에 상기 바깥박스로 인한 단차를 포함하는 저장전극용 산화막 및 하드마스크층을 형성하는 공정과,
    상기 하드마스크층 상에 박스 인 박스 중첩마크의 안박스에 해당되는 형태를 갖는 평면구조로 감광막패턴을 형성하는 공정을 포함하는 반도체소자의 중첩마크 형성방법.
  4. 제 3 항에 있어서,
    상기 중첩마크 형성방법은 상기 랜딩 플러그 콘택홀의 오픈 ( open ) 이 없는 하부절연층을 형성하는 것을 특징으로 하는 반도체소자의 중첩마크 형성방법.
  5. 제 3 항에 있어서,
    상기 중첩마크 형성방법은 상기 비트라인 콘택홀의 오픈 ( open ) 이 없는 제1층간절연막을 형성하는 것을 특징으로 하는 반도체소자의 중첩마크 형성방법.
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* Cited by examiner, † Cited by third party
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JPH06252025A (ja) * 1993-03-02 1994-09-09 Fujitsu Ltd 位置合わせマークの形成方法
US5801090A (en) 1997-04-25 1998-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of protecting an alignment mark in a semiconductor manufacturing process with CMP
KR100266190B1 (ko) 1996-12-26 2000-09-15 가네꼬 히사시 정렬 마크 형성 및 반도체 장치 제조 방법
KR20010015428A (ko) * 1999-07-28 2001-02-26 카네코 히사시 중첩 마크, 중첩 정밀도 측정 방법, 정렬 방법 및 이를이용한 반도체 장치

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