KR101096218B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 장치의 스토리지노드콘택홀 형성 방법에 관한 것이다. 본 기술은 장축과 단축을 갖는 섬 형태로 정의되며, 상기 장축이 제1방향으로부터 기울어진 복수의 활성영역을 포함하는 반도체 장치의 제조 방법에 있어서, 스토리지노드콘택플러그의 예정영역을 노출시키면서 상기 제1방향으로 평행하게 확장되는 복수의 제1마스크 패턴을 형성하는 단계; 상기 스토리지노드콘택플러그 예정영역을 노출시키면서 상기 제1방향과 교차하는 제2방향으로 평행하게 확장되는 복수의 제2마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴 및 제2마스크 패턴을 식각베리어로 식각 공정을 수행하여 스토리지노드콘택홀을 형성하는 단계; 및 상기 스토리지노드콘택홀내에 도전막을 매립하여 스토리지노드콘택플러그를 형성하는 단계를 포함한다. 본 기술에 따르면, 균일한 밀도를 갖는 마스크 패턴을 이용하여 식각 공정을 수행함으로써, 식각 공정시 간섭 효과를 방지하여 정확한 패턴을 구현할 수 있다. 또한, 스토리지노드콘택플러그를 충분한 면적으로 랜딩시켜 콘택 저항을 감소시킬 수 있으며, 이를 통해, 메모리 소자의 퍼포먼스를 향상시킬 수 있다.
반도체 장치, 스토리지노드콘택홀, 스토리지노드콘택플러그

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 특히, 반도체 장치의 스토리지노드콘택홀 형성 방법에 관한 것이다.
최근 메모리 장치의 집적도 향상에 따른 소형화(shrink)로 인하여, 종래의 제조 방법으로는 메모리 장치를 제조하는데 한계가 있다. 특히, 스토리지노드콘택플러그(Storage Node Contact Plug)를 형성하기 위한 스토리지노드콘택홀(Storage Node Contact hole)을 형성하는 공정의 난이도가 증가하고 있다. 이하, 도면을 참조하여 종래기술에 따른 반도체 장치 제조 방법 및 그 문제점을 상세히 살펴보도록 한다.
도 1a 는 종래기술에 따른 반도체 장치의 레이아웃을 나타내는 도면이다.
도시된 바와 같이, 소자분리막(미도시됨)에 의해 활성영역(11)이 정의된다. 여기서, 활성영역(11)은 장축 및 단축을 갖는 섬 형태로 정의되며, 제1방향(I-I') 으로부터 사선 방향으로 기울어져 있다. 활성영역(11)상에는 활성영역(11)과 제1방향(I-I')으로 교차하는 비트라인(BL)이 구비된다.
또한, 활성영역(11)과 제2방향(II-II')으로 교차하는 게이트 라인(GL)이 구비되는데, 활성영역(11)마다 두 개의 게이트 라인(GL)이 교차된다. 여기서, 게이트 라인(12) 사이의 활성영역(11) 상에는 랜딩플러그가 구비되는데, 특히, 활성영역(11)의 중앙부에는 비트라인(BL)이 랜딩되는 랜딩플러그가 구비되며, 활성영역(11)의 양쪽 에지부에는 후속 공정에 의해 형성되는 스토리지노드콘택플러그가 랜딩되는 랜딩플러그가 구비된다.
그러나, 전술한 바와 같은 종래기술에 따르면, 활성영역(11)이 사선 방향으로 기울어져 위치하기 때문에, 비트라인(BL)이 활성영역(11)의 중심부에 형성된 랜딩플러그를 충분히 덮지 못하게 된다.
따라서, 비트라인(BL)을 형성한 후에 스토리지노드콘택 마스크 패턴을 이용하여 스토리지노드콘택홀을 식각하는 과정에서 활성영역(11)의 중심부에 형성된 랜딩플러그의 표면이 일부 노출되며, 그에 따라, 스토리지노드콘택플러그가 비트라인콘택플러그(활성영역의 중심부에 형성된 랜딩플러그)와 접촉되는 쇼트성 결함이 유발될 수 있다.
도 1b는 종래기술에 따른, 반도체 장치의 스토리지노드콘택홀 형성 방법을 설명하기 위한 평면도로서, 특히, 스토리지노드콘택홀을 형성하기 위한 마스크 패 턴이 형성된 중간 결과물의 평면도를 나타낸다.
도시된 바와 같이, 랜딩 플러그 등의 요구되는 하부 구조물이 형성된 기판상에 스토리지노드콘택 마스크 패턴(12)을 형성한다. 여기서, 스토리지노드콘택 마스크 패턴(12)은 스토리지노드콘택플러그 예정영역 즉, 활성영역(11)의 양쪽 에지부를 노출시키는 복수의 홀타입 개구부를 갖는다.
따라서, 스토리지노드콘택 마스크 패턴(12)을 이용하여 식각 공정을 수행함으로써, 개별 홀타입(single hole type)의 스토리지노드콘택홀을 형성한다. 이어서, 스토리지노드콘택홀 내에 도전막을 매립함으로써, 활성영역(11)의 양쪽 에지부상에 스토리지노드콘택플러그를 형성한다.
그러나, 전술한 바와 같은 종래기술에 따르면, 스토리지노드콘택홀을 형성하는 공정의 난이도가 높다는 문제점이 있다.
복수의 홀타입 개구부를 갖는 마스크 패턴을 이용하여 식각 공정을 수행하는 경우, 마스크 패턴의 면적이 균일하지 못하다. 즉, 개구부의 위치에 따라 마스크 패턴의 밀도가 불균일하기 때문에, 식각 공정시 간섭 효과로 인하여 정확한 패턴을 구현하는데 어려움이 있다.
따라서, 식각 공정시의 간섭 효과로 인해 인접한 스토리지노드콘택홀들 간에 브릿지(bridge)가 발생할 확률이 높으며, 이러한 경우, 인접한 스토리지노드콘택플러그들이 연결되는 문제점이 발생될 수 있다.
또한, 브릿지가 발생할 경우, 스토리지노드콘택홀의 하부로 갈수록 폭이 더 욱 좁아지기 때문에 충분한 면적으로 스토리지노드콘택플러그를 랜딩할 수 없다. 따라서, 스토리지노드콘택플러그의 콘택 저항이 증가되어 메모리 소자의 퍼포먼스가 저하된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 라인형의 제1마스크 패턴 및 라인형의 제2마스크 패턴을 이용하여 스토리지노드콘택홀을 형성함으로써, 스토리지노드콘택홀을 용이하게 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 장축과 단축을 갖는 섬 형태로 정의되며, 상기 장축이 제1방향으로부터 기울어진 복수의 활성영역을 포함하는 반도체 장치의 제조 방법에 있어서, 스토리지노드콘택플러그의 예정영역을 노출시키면서 상기 제1방향으로 평행하게 확장되는 복수의 제1마스크 패턴을 형성하는 단계; 상기 스토리지노드콘택플러그 예정영역을 노출시키면서 상기 제1방향과 교차하는 제2방향으로 평행하게 확장되는 복수의 제2마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴 및 제2마스크 패턴을 식각베리어로 식각 공정을 수행하여 스토리지노드콘택홀을 형성하는 단계; 및 상기 스토리지노드콘택홀내에 도전막을 매립하여 스토리지노드콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 스토리지노드콘택플러그를 형성한 후에 비트라인을 형성 함으로써, 비트라인콘택플러그와 스토리지노드콘택플러그 간의 브릿지로 인한 쇼트성 결함을 방지할 수 있다. 특히, 비트라인콘택플러그상에 보호막을 형성함으로써, 스토리지노드콘택홀 형성시 비트라인콘택플러그가 노출되는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 라인형의 제1마스크 패턴 및 라인형의 제2마스크 패턴을 이용하여 스토리지노드콘택홀을 형성한다. 이와 같이 균일한 밀도를 갖는 마스크 패턴을 이용하여 식각 공정을 수행함으로써, 식각 공정시 간섭 효과를 방지하여 정확한 패턴을 구현할 수 있다. 또한, 스토리지노드콘택플러그를 충분한 면적으로 랜딩시켜 콘택 저항을 감소시킬 수 있으며, 이를 통해, 메모리 소자의 퍼포먼스를 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 9c는 본 발명의 일 실시예에 따른 스토리지노드콘택홀 형성 방법을 설명하기 위한 도면으로서, 각 번호의 "a"도는 평면도를 나타내고, "b"도는 활성영역의 A-A'선에 따른 공정 단면도를 나타내며, "c"도는 B-B'선에 따른 공정 단면도를 나타낸다.
도 2a 내지 도 2c에 도시된 바와 같이, 기판(20)상에 하드마스크층(21)을 형성하고, 소자분리 마스크(미도시됨)를 이용하여 하드마스크층(21)을 식각한 후 기판(20)을 소정깊이 식각하여 소자분리용 트렌치를 형성한다.
여기서, 하드마스크층(21)은 질화막을 포함하는 것이 바람직하며, 800 내지 1200Å의 두께로 형성되는 것이 바람직하다. 또한, 본 도면에는 도시되지 않았으나, 기판(20)과 하드마스크층(21) 사이에 패드 산화막을 개재시키는 것이 바람직하다.
이어서, 소자분리용 트렌치가 형성된 결과물의 전체 구조상에 절연막을 형성한 후, 하드마스크층(21)의 표면이 노출될때까지 평탄화 공정을 수행하여 소자분리막(22)을 형성한다. 이로써, 소자분리막(22)에 의해, 장축 및 단축을 갖고 제1방향(I-I')으로부터 소정 각도로 기울어진 섬 형태의 활성영역(23)이 정의된다.
도 3a 내지 도 3c에 도시된 바와 같이, 매립게이트마스크(미도시됨)를 이용하여 하드마스크층(21)을 식각한 후, 하드마스크 패턴(21A)을 이용하여 활성영역(23A,23B)과 소자분리막(22A)을 동시에 식각하여 제2방향으로 평행하게 확장되는 복수의 매립게이트용 트렌치를 형성한다.
여기서, 매립게이트용 트렌치에 의해 식각된 활성영역은 매립게이트용 트렌치 사이의 중심부(23A)와 양 끝의 에지부(23B)로 나누어진다.
이어서, 게이트산화 공정을 수행하여, 매립게이트용 트렌치의 표면상에 게이 트 절연막(24)을 형성한다.
이어서, 게이트 절연막(24)이 형성된 매립게이트용 트렌치내에 도전막을 일 부 매립하여 매립 게이트 라인(25)을 형성한 후, 매립 게이트 라인(25)의 상부를 갭필하는 절연막(26)을 형성한다. 여기서, 도전막은 티타늄(Ti), 질화티타늄(TiN) 또는 텅스텐을 포함하거나, 이들의 조합으로 이루어지는 것이 바람직하다.
여기서, 각각의 활성영역(23)마다 두 개의 매립 게이트 라인(25)이 교차하게 되는데, 그에 따라, 활성영역(23)은 매립 게이트 라인(25) 사이의 중심부(23A)와 양 끝의 에지부(23B)로 나누어진다.
도 4a 내지 도 4c에 도시된 바와 같이, 하드마스크 패턴(21A)을 제거한 후, 제거된 영역 내에 도전막을 매립하여 랜딩플러그(27A,27B)를 형성한다. 단, 하드마스크 패턴(21A)의 제거 공정은 셀 영역에 한해 수행되며, 해당 공정 수행시 주변회로 영역은 감광막으로 덮는 것이 바람직하다.
여기서, 하드마스크 패턴(21A) 제거 공정은 습식 식각 공정에 의해 수행되는 것이 바람직하며, 이를 통해, 정션(junction)부의 실리콘 손실을 방지할 수 있다. 따라서, 메모리 소자의 특성을 개선할 수 있다. 물론, 건식 식각 공정에 의해 하드마스크 패턴(21)을 제거하는 것 또한 가능하며, 이러한 경우, 하드마스크 패턴(21) 제거 공정은 질화막과 산화막 간의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하다. 특히, 수소원소가 포함된 가스 예를 들어, CHF3가스, CH2F2가스, CH3F가스 또는 CH4가스를 이용하거나, 이들을 조합하여 건식 식각 공정을 수행하는 것이 더욱 바람직하다.
여기서, 활성영역의 중심부(23A)는 후속 공정에 의해 형성되는 비트라인이 랜딩되는 지역으로서, 비트라인콘택플러그인 제1랜딩플러그(27A)가 형성된다. 또한, 활성영역의 에지부(23B)는 후속 공정에 의해 형성되는 스토리지노드콘택홀이 랜딩되는 지역으로서, 제2랜딩플러그(27B)가 형성된다. 제1랜딩플러그(27A)와 제2랜딩플러그(27B)는 절연막(26)에 의해 상호 절연된다.
도 5a 내지 도 5c에 도시된 바와 같이, 제1랜딩플러그(27A) 및 제2랜딩플러그(27B)가 형성된 결과물의 전체구조상에 제1층간절연막(28)을 형성한다.
이어서, 제1층간절연막(28)을 선택적으로 식각하여 제1랜딩플러그(27A)의 표면을 노출시키는 트렌치를 형성한 후, 트렌치 내에 보호막(29)을 매립한다. 여기서, 보호막(29)은 후속 스토리지노드콘택홀 형성 공정시 제1랜딩플러그(27A)의 표면이 노출 및 손상되는 것을 방지하기 위한 것으로서, 제1층간절연막(28) 및 후속 공정에서 형성될 제2층간절연막(30)과의 식각 선택비가 큰 물질을 포함하는 것이 바람직하다. 예를 들어, 보호막(29)은 질화막을 포함하는 것이 바람직하다.
이어서, 보호막(29)이 형성된 결과물의 전체 구조상에 제2층간절연막(30)을 형성한 후, 제2층간절연막(30)상에 스토리지노드콘택플러그의 예정영역을 노출시키면서 제1방향(I-I')으로 평행하게 확장되는 복수의 제1마스크 패턴(31)을 형성한다. 특히, 제1마스크 패턴(31)은 라인형의 패턴으로서, 활성영역의 중심부(23A)를 덮으면서, 스토리지노드콘택플러그의 예정영역을 노출시키도록 형성되는 것이 바람직하다.
여기서, 스토리지노드콘택플러그의 예정영역은 후속 공정에 의해 스토리지노드콘택플러그가 형성될 영역으로서, 활성영역의 에지부(23B)가 스토리지노드콘택플러그의 예정영역이 될 수 있다.
도 6a 내지 도 6c에 도시된 바와 같이, 스토리지노드콘택플러그 예정영역을 노출시키면서 제2방향으로 평행하게 확장되는 복수의 제2마스크 패턴(32)을 형성한다. 특히, 제2마스크패턴(32)은 라인형의 패턴으로서, 활성영역의 중심부(23A)를 덮으면서, 스토리지노드콘택플러그의 예정영역을 노출시키도록 형성되는 것이 바람직하다.
이로써, 두 개의 라인형 패턴인 제1마스크 패턴(31) 및 제2마스크 패턴(32)으로 이루어지면서 스토리지노드콘택플러그 예정영역을 노출시키는 격자형의 마스크 패턴이 형성된다.
이때, 제1마스크 패턴(31)과 제2마스크 패턴(32)이 일부 영역에서 교차될 수 있는데, 도 6b 및 도 6c의 경우, 설명의 편의를 위해 제1마스크 패턴(31) 상에 중복되어 형성된 제2마스크 패턴(32)은 별도로 도시하지 않았다. 물론, 제2마스크 패턴(32)의 형성 조건을 조절하여, 제2방향으로 평행하게 확장되는 라인형의 제2마스크 패턴(32)을 형성하되 제1마스크 패턴(31) 상에 제2마스크 패턴이 (32)중복으로 형성되는 것을 방지하는 것 또한 가능하다.
본 실시예에서는 제1방향(I-I')으로 확장되는 제1마스크패턴(31)을 형성한 후에, 제2방향(II-II')으로 확장되는 제2마스크패턴(32)을 형성하는 경우에 대해 설명하고 있으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 스토리지노드콘택홀을 형성하기 위한 마스크 패턴을 적어도 2개의 라인형 패턴을 이용하여 형성하는 것으로서, 라인형 패턴들의 방향 및 폭 등은 디자인 룰에 따라 적절히 변경될 수 있다.
도 7a 내지 도 7c에 도시된 바와 같이, 제1마스크 패턴(31) 및 제2마스크 패턴(32)을 식각베리어로 제2층간절연막(30A) 및 제1층간절연막(28A)을 식각하여 스토리지노드콘택홀(T)을 형성한다. 이로써, 활성영역의 에지부(23B)에 형성된 제2랜딩플러그(27B)의 표면이 노출된다.
이와 같이, 두 개의 라인형 패턴인 제1마스크 패턴(31) 및 제2마스크 패턴(32)으로 이루어지는 마스크 패턴의 경우, 마스크 패턴의 밀도가 균일하므로, 식각 공정시 간섭 효과를 방지할 수 있다. 즉, 정확한 패턴을 구현할 수 있으며, 인접한 스토리지노드콘택홀들 간에 브릿지가 발생하는 것을 방지할 수 있다.
또한, 브릿지로 인한 스토리지노드콘택홀의 하부 폭 감소를 방지할 수 있으므로, 충분한 스토리지노드콘택플러그를 랜딩시킬 수 있다. 따라서, 스토리지노드콘택플러그의 콘택 저항을 감소시킬 수 있으며, 이를 통해, 메모리 소자의 퍼포먼스를 향상시킬 수 있다.
이때, 보호막(29)은 SAC(Self Aligned Contact) 식각방지막으로서, 스토리지노드콘택홀(T) 형성을 위한 식각공정시 활성영역의 중심부(23A)에 형성된 제1랜딩플러그(27A)가 노출되는 것을 방지할 수 있다. 따라서, 제1랜딩플러그(27A)와 후속 공정에서 형성될 스토리지노드콘택플러그가 접촉되어 쇼트성 결함이 발생하는 것을 방지할 수 있다.
도 8a 내지 도 8c에 도시된 바와 같이, 스토리지노드콘택홀(T)이 형성된 결과물의 전체구조상에 도전막을 형성한 후, 제2층간절연막(30A)의 표면이 노출될때까지 평탄화 공정을 수행한다. 이로써, 스토리지노드콘택홀(T)내에 매립된 스토리지노드콘택플러그(33)가 형성된다.
여기서, 도전막은 폴리실리콘막을 포함하는 것이 바람직하다.
또한, 본 도면에는 도시되지 않았으나, 도전막을 형성하기에 앞서, 스토리지노드콘택홀(T)의 내벽에 스페이서용 절연막을 형성하여 스토리지노드콘택플러그(33)와 후속 공정에서 형성될 비트라인 간의 절연 효과를 향상시키는 것이 바람직하다. 예를 들어, 산화막 또는 질화막을 포함하는 스페이서용 절연막을 형성하는 것이 더욱 바람직하다.
도 9a 내지 도 9c에 도시된 바와 같이, 제2층간절연막(30B)을 선택적으로 식각하여, 활성영역의 중심부(23B)에 위치하는 제1랜딩플러그(27A)의 표면을 노출시키는 비트라인 트렌치를 형성한다.
이어서, 비트라인 트렌치의 내벽에 스페이서용 절연막(34)을 형성한다. 여기서, 스페이서용 절연막(34)은 앞서 형성된 스토리지노드콘택플러그(33)와 비트라인 간의 절연 효과를 향상시키기 위한 것으로서, 산화막 또는 질화막을 포함하는 것이 바람직하다. 단, 설명의 편의를 위해 도 9a에서는 스페이서용 절연막(34)을 도시하지 않았다.
이어서, 비트라인 트렌치가 형성된 결과물의 전체 구조상에 도전막을 형성한 후, 에치백을 수행하여 비트라인의 트렌치 내에 도전막을 일부 매립한다. 이로써, 제1방향(I-I')으로 평행하게 확장되는 복수의 비트라인(35)이 형성된다. 여기서, 도전막은 티타늄(Ti), 질화티타늄(TiN) 또는 텅스텐(W)을 포함하거나, 이들의 조합으로 이루어지는 것이 바람직하다.
이어서, 나머지 비트라인 트렌치 내에 절연막(36)을 매립한다. 여기서, 절연막(36)은 질화막을 포함하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 는 종래기술에 따른 반도체 장치의 레이아웃을 나타내는 도면
도 1b는 종래기술에 따른, 반도체 장치의 스토리지노드콘택홀 형성 방법을 설명하기 위한 평면도
도 2a 내지 도 9c는 본 발명의 일 실시예에 따른 스토리지노드콘택홀 형성 방법을 설명하기 위한 도면
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 하드마스크층
22: 소자분리막 23: 활성영역
24: 게이트절연막 25: 매립 게이트라인
26: 절연막 27A: 제1랜딩플러그
27B: 제2랜딩플러그 28: 제1층간절연막
29: 보호막 30: 제2층간절연막
31: 제1마스크 패턴 32: 제2마스크 패턴
33: 스토리지노드콘택플러그 34: 스페이서용 절연막
35: 비트라인 36: 절연막

Claims (12)

  1. 장축과 단축을 갖는 섬 형태로 정의되며, 상기 장축이 제1방향으로부터 기울어진 복수의 활성영역을 포함하는 반도체 장치의 제조 방법에 있어서,
    스토리지노드콘택플러그의 예정영역을 노출시키면서 상기 제1방향으로 평행하게 확장되는 복수의 제1마스크 패턴을 형성하는 단계;
    상기 스토리지노드콘택플러그 예정영역을 노출시키면서 상기 제1방향과 교차하는 제2방향으로 평행하게 확장되는 복수의 제2마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴 및 제2마스크 패턴을 식각베리어로 식각 공정을 수행하여 스토리지노드콘택홀을 형성하는 단계; 및
    상기 스토리지노드콘택홀내에 도전막을 매립하여 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 복수의 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 제1방향과 교차된 제2방향으로 평행하게 확장되면서 상기 복수의 활성영역들과 교차하는 복수의 매립 게이트 라인을 형성하는 단계;
    인접한 상기 매립 게이트 라인들 사이의 상기 활성영역 상에 랜딩플러그를 형성하는 단계; 및
    상기 랜딩플러그가 형성된 결과물의 전체 구조상에 제2층간절연막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 복수의 매립 게이트 라인을 형성하는 단계는,
    상기 소자분리막이 형성된 기판상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층과 상기 활성영역 또는 상기 하드마스크층과 상기 소자분리막을 식각하여 상기 제2방향으로 평행하게 확장되는 복수의 매립게이트 트렌치를 형성하는 단계;
    상기 매립게이트 트렌치 내에 도전막을 일부 매립하여 매립게이트를 형성하는 단계; 및
    상기 매립게이트가 형성된 매립게이트 트렌치 내에 절연막을 매립하는 단계
    를 포함하는 반도체 장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 랜딩플러그를 형성하는 단계는,
    상기 하드마스크층을 제거하는 단계; 및
    상기 하드마스크층이 제거된 영역 내에 도전막을 매립하여, 상기 활성영역의 중앙부에 위치하는 제1랜딩플러그 및 상기 활성영역의 엣지부에 위치하는 제2랜딩플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 랜딩플러그 형성 단계 후에,
    상기 활성영역의 중앙부에 위치하는 제1랜딩플러그상에, 스토리지노드콘택홀 형성 공정시 상기 제1랜딩플러그의 손상을 방지하기 위한 보호막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 보호막 형성 단계는,
    상기 랜딩플러그가 형성된 결과물상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 선택적으로 식각하여 상기 제1랜딩플러그의 표면을 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 상기 보호막을 매립하는 단계
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 보호막은,
    질화막을 포함하는
    반도체 장치 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 스토리지노드콘택홀 형성 단계는,
    상기 제1마스크 패턴 및 제2마스크 패턴을 식각베리어로 상기 제2층간절연막을 식각하여, 상기 활성영역의 엣지부에 위치하는 복수의 제2랜딩플러그의 표면을 노출시키는 상기 스토리지노드콘택홀을 형성하는
    반도체 장치 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 스토리지노드콘택홀 형성 단계 후에,
    상기 스토리지노드콘택홀의 내벽에 스페이서용 절연막을 형성하는 단계
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 스토리지노드콘택플러그 형성 단계 후에,
    상기 제1방향으로 평행하게 확장되는 복수의 비트라인을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 비트라인 형성 단계는,
    상기 제2층간절연막을 선택적으로 식각하여, 상기 활성영역의 중심부에 위치하는 제1랜딩플러그 표면을 노출시키는 비트라인 트렌치를 형성하는 단계; 및
    상기 비트라인 트렌치 내에 도전막을 매립하여 상기 비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 비트라인 트렌치 형성 단계 후에,
    를 더 포함하는 반도체 장치 제조 방법.
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