KR20080011928A - 반도체 소자의 정렬 마크 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 정렬 마크 형성 방법에 관한 것으로, 셀 영역의 저장 전극 콘택 형성과 동시에 스크라이브 레인 영역에 지지대 역할을 하는 제 1 정렬 마크를 형성함으로써, 후속 공정에서 제 1 정렬 마크 상부에 형성되는 제 2 정렬 마크가 리프팅되어 디펙트를 발생시키는 것을 방지할 수 있으며, 저장 전극 콘택과 저장 전극 간의 정렬 정확도가 극대화되어 소자의 특성을 향상시키는 기술을 개시한다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 정렬 마크 형성 방법을 도시한 단면도.
도 2는 종래 기술에 따른 정렬 마크의 문제점을 도시한 사진.
도 3a 내지 도 3c는 상기 도 2의 문제점을 해결하기 위해 정렬 마크를 생략하는 모습을 도시한 사진.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 정렬 마크 형성 방법을 도시한 단면도.
도 5는 본 발명에 따른 반도체 소자의 정렬 마크가 형성된 위치를 도시한 프레임.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 110 : 감광막 패턴
20, 115 : 저장 전극 콘택 플러그 25, 125 : 식각 정지막
30, 130 : 층간 절연막 35, 140 : 저장 전극층
40a, 150 : 캐패시터 40b : 정렬 마크
120 : 제 1 정렬 마크 131 : 저장 전극 영역
132 : 정렬 마크 영역 155 : 제 2 정렬 마크
본 발명은 반도체 소자의 정렬 마크 형성 방법에 관한 것으로, 셀 영역의 저장 전극 콘택 형성과 동시에 스크라이브 레인 영역에 지지대 역할을 하는 제 1 정렬 마크를 형성함으로써, 후속 공정에서 제 1 정렬 마크 상부에 형성되는 제 2 정렬 마크가 리프팅되어 디펙트를 발생시키는 것을 방지할 수 있으며, 저장 전극 콘택과 저장 전극 간의 정렬 정확도가 극대화되어 소자의 특성을 향상시키는 기술을 개시한다.
최근 디자인 룰(Design Rule)이 작아짐에 따라 패턴 사이즈가 작아지고 있으며, 저장 전극용 마스크의 패턴이 작아지고, 이에 따라 캐패시터의 용량이 작아지게 된다.
상기와 같은 작은 용량의 캐패시터의 문제점을 해결하기 위해 실린더형 캐패시터를 사용하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 정렬 마크 형성 방법을 도시한 단면도로써, (ⅰ)은 셀 영역을 도시한 것이며, (ⅱ)는 스크라이브 레인 영역을 도시한 것이다.
도 1a를 참조하면, 셀 영역과 스크라이브 레인 영역의 반도체 기판(10) 상부에 식각 정지막(25) 및 층간절연막(30)을 형성한다.
여기서, 셀 영역의 반도체 기판(10)은 저장 전극 콘택 플러그(20)가 구비되어 있다.
다음에, 소정 영역의 층간절연막(30) 및 식각 정지막(25)을 식각하여 셀 영역에 저장 전극 영역과 스크라이브 레인 영역에 정렬 마크 영역을 형성한 후 전체 상부에 일정 두께의 저장 전극층(35)를 형성한다.
도 1b를 참조하면, 층간 절연막(30)이 노출될때까지 저장 전극층(35)을 평탄화 식각하여 이웃한 저장 전극층(35)을 분리한다.
도 1c를 참조하면, 딥 아웃(Dip-out) 공정으로 층간 절연막(30)을 제거하여 셀 영역에 캐패시터(40a)를 형성하고, 스크라이브 레인 영역에 정렬 마크(40b)를 형성한다.
이때, 상기 셀 영역은 'A'와 같이 캐패시터(40a) 하부에 저장 전극 콘택 플러그(20)가 구비되어 층간절연막(30)을 제거하는 딥 아웃 공정 시 캐패시터(40a)가 저장 전극 콘택 플러그(20)에 의해 지지되어 문제가 발생하지 않으나, 상기 스크라이브 레인 영역은 하부에 정렬 마크(40b)를 지지할 수 있는 구조가 구비되지 않아 딥 아웃 공정 시 '도 2'의 사진에서와 같이 정렬 마크(40b)로 사용되는 키 패턴이 리프팅되는 문제점이 발생한다.
상기와 같이 키 패턴이 리프팅되는 것을 방지하기 위해 '도 3a 내지 도 3c'와 같이 키 형성 공정을 생략하기도 하나, 이는 정렬 정확도가 열화되는 문제가 있다.
도 3a 내지 도 3c는 각각 다이 피트 타겟(Die Fit Target), 오버레이 버니 어(Overlay Vernier) 및 얼라인먼트 키(Alignment Key)이 형성되지 않을 것을 나타낸다.
상술한 종래 기술에 따른 반도체 소자의 정렬 마크 형성 방법에서, 셀 영역의 저장 전극 형성과 동시에 스크라이브 레인 영역에 정렬 마크를 형성하는 경우 상기 정렬 마크를 지지할 수 있는 구조가 구비되지 않아 정렬 마크로 사용되는 키 패턴이 리프팅(Lifting)되어 디펙트(Defect)가 유발되며, 이를 방지하기 위해 정렬 마크를 사용하지 않아 정렬 정확도가 열화되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 셀 영역의 저장 전극 콘택 형성과 동시에 스크라이브 레인 영역에 지지대 역할을 하는 제 1 정렬 마크를 형성함으로써, 후속 공정에서 제 1 정렬 마크 상부에 형성되는 제 2 정렬 마크가 리프팅되어 디펙트를 발생시키는 것을 방지할 수 있으며, 저장 전극 콘택과 저장 전극 간의 정렬 정확도가 극대화되어 소자의 특성을 향상시키는 반도체 소자의 정렬 마크 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 정렬 마크 형성 방법은
셀 영역과 스크라이브 레인 영역을 포함하는 반도체 기판을 소정 깊이 식각하고 매립하여 상기 셀 영역에서 저장 전극 콘택 플러그와 스크라이브 레인 영역에서 제 1 정렬 마크를 형성하는 단계와,
상기 반도체 기판 상부에 식각 정지막과 층간절연막을 형성하는 단계와,
상기 층간절연막 및 상기 식각 정지막의 소정 영역을 식각하여 상기 셀 영역에서 저장 전극 영역과 상기 스크라이브 레인 영역에서 정렬 마크 영역을 형성하는 단계와,
상기 저장 전극 영역과 상기 정렬 마크 영역을 포함하는 전체 상부에 저장 전극층을 형성하는 단계와,
상기 층간절연막이 노출될때까지 상기 저장 전극층을 식각하는 단계와,
상기 층간절연막을 제거하여 상기 셀 영역에서 캐패시터와 상기 스크라이브 레인 영역에서 제 2 정렬 마크를 형성하는 단계를 포함하는 것을 특징으로 하며,
상기 스크라이브 레인의 제 1 정렬 마크 형성 공정은
저장 전극 콘택용 마스크를 사용한 식각 공정을 수행하여 트렌치를 형성하는 단계와,
상기 트렌치를 매립하는 폴리실리콘층을 형성하는 단계를 포함하는 것과,
상기 층간절연막은 산화막으로 형성하는 것과,
상기 제 1 정렬 마크는 상기 제 2 정렬 마크 상부에 형성되는 것과,
상기 제 1 정렬 마크 및 제 2 정렬 마크는 프레임 상의 동일한 위치에 형성되는 것과,
상기 제 1 및 제 2 정렬 마크 형성 공정은 365nm, 248nm 및 193nm를 사용하는 소자에 적용하는 것과,
상기 제 1 및 제 2 정렬 마크는 얼라인먼트 키(Alignment Key), 오버레이 버니어(Overlay Vernier) 또는 다이 피트 마크(Die Fit Mark)를 포함하는 것을 특징 으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 정렬 마크 형성 방법을 도시한 단면도로써, (ⅰ) 은 셀 영역을 도시하며, (ⅱ)는 스크라이브 레인 영역을 도시한다.
도 4a를 참조하면, 셀 영역과 스크라이브 레인 영역을 포함하는 반도체 기판(100)을 소정 깊이 식각하고 매립하여 상기 셀 영역에 저장 전극 콘택 플러그(115)를 형성하고, 상기 스크라이브 레인 영역에 제 1 정렬 마크(120)를 형성한다.
여기서, 제 1 정렬 마크(120)는 상기 셀 영역의 저장 전극 콘택 플러그(115) 형성과 동시에 진행되며, 반도체 기판(100) 상부에 감광막(미도시)을 형성한 후 저장 전극 콘택용 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴(110)을 형성한 후 감광막 패턴(110)을 마스크로 반도체 기판(100)을 식각하여 트렌치(미도시)를 형성한 후 폴리실리콘층으로 매립하여 형성하는 것이 바람직하다.
도 4b를 참조하면, 반도체 기판(100) 상부에 식각 정지막(125)과 층간 절연막(130)의 적층 구조를 형성하고, 소정 영역의 층간 절연막(130)과 식각 정지막(125)을 식각하여 상기 셀 영역에서 저장 전극 영역(131)과 상기 스크라이브 레인 영역에서 정렬 마크 영역(132)을 형성한다.
이때, 층간 절연막(130)은 산화막으로 형성하며, 정렬 마크 영역(132)은 제 1 정렬 마크가 완전히 노출되도록 형성하는 것이 바람직하다.
도 4c를 참조하면, 저장 전극 영역(131)과 정렬 마크 영역(132)을 포함하는 전체 상부에 일정 두께의 저장 전극층(140)을 형성한 후 층간 절연막(130)이 노출될때까지 평탄화 식각하여 저장 전극층(140)을 분리시킨다.
다음에, 층간 절연막(130)을 제거하는 딥 아웃(Dip-Out) 공정을 수행하여 상기 셀 영역에서 캐패시터(150)와 상기 스크라이브 레인 영역에서 제 2 정렬 마크(155)를 형성한다.
이때, 제 2 정렬 마크(155)는 제 1 정렬 마크(120) 상부에 형성되며, 제 1 정렬 마크(120)가 지지대 역할을 하므로 딥 아웃 공정 시 리프팅(Lifting)되는 현상을 방지할 수 있다.
도 5는 프레임(Frame) 상의 정렬 마크 형성 위치를 나타낸 것으로, 'C'와 같이 저장 전극 콘택 플러그와 저장 전극층의 동일한 위치에 정렬 마크를 형성하는 것이 바람직하다.
여기서, 본 발명에 따른 정렬 마크 형성 방법은 365nm, 248nm 및 193nm를 사용하는 소자에 적용되며, 얼라인먼트 키(Alignment Key), 오버레이 버니어(Overlay Vernier) 또는 다이 피트 마크(Die Fit Mark) 형성 공정으로 적용할 수 있다.
본 발명에 따른 반도체 소자의 정렬 마크 형성 방법은 셀 영역의 저장 전극 콘택 형성과 동시에 스크라이브 레인 영역에 지지대 역할을 하는 제 1 정렬 마크를 형성함으로써, 후속 공정에서 제 1 정렬 마크 상부에 형성되는 제 2 정렬 마크가 리프팅되어 디펙트를 발생시키는 것을 방지할 수 있으며, 저장 전극 콘택과 저장 전극 간의 정렬 정확도가 극대화되어 소자의 특성을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 셀 영역과 스크라이브 레인 영역을 포함하는 반도체 기판을 소정 깊이 식각하고 매립하여 상기 셀 영역에서 저장 전극 콘택 플러그와 스크라이브 레인 영역에서 제 1 정렬 마크를 형성하는 단계;상기 반도체 기판 상부에 식각 정지막과 층간절연막을 형성하는 단계;상기 층간절연막 및 상기 식각 정지막의 소정 영역을 식각하여 상기 셀 영역에서 저장 전극 영역과 상기 스크라이브 레인 영역에서 정렬 마크 영역을 형성하는 단계;상기 저장 전극 영역과 상기 정렬 마크 영역을 포함하는 전체 상부에 저장 전극층을 형성하는 단계;상기 층간절연막이 노출될때까지 상기 저장 전극층을 식각하는 단계; 및상기 층간절연막을 제거하여 상기 셀 영역에서 캐패시터와 상기 스크라이브 레인 영역에서 제 2 정렬 마크를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 마크 형성 방법.
- 제 1 항에 있어서,상기 스크라이브 레인의 제 1 정렬 마크 형성 공정은저장 전극 콘택용 마스크를 사용한 식각 공정을 수행하여 트렌치를 형성하는 단계; 및상기 트렌치를 매립하는 폴리실리콘층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 마크 형성 방법.
- 제 1 항에 있어서,상기 층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 정렬 마크 형성 방법.
- 제 1 항에 있어서,상기 제 1 정렬 마크는 상기 제 2 정렬 마크 상부에 형성되는 것을 특징으로 하는 반도체 소자의 정렬 마크 형성 방법.
- 제 1 항에 있어서,상기 제 1 정렬 마크 및 제 2 정렬 마크는 프레임 상의 동일한 위치에 형성되는 것을 특징으로 하는 반도체 소자의 정렬 마크 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 정렬 마크 형성 공정은 365nm, 248nm 및 193nm를 사용하는 소자에 적용하는 것을 특징으로 하는 반도체 소자의 정렬 마크 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 정렬 마크는 얼라인먼트 키(Alignment Key), 오버레이 버니어(Overlay Vernier) 또는 다이 피트 마크(Die Fit Mark)를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 마크 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9177793B2 (en) | 2012-07-30 | 2015-11-03 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device |
-
2006
- 2006-08-01 KR KR1020060072680A patent/KR20080011928A/ko not_active Application Discontinuation
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| US9177793B2 (en) | 2012-07-30 | 2015-11-03 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device |
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