KR20090091555A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 라인 타입 스토리지 노드 콘택이 적용되는 실리더 타입의 캐패시터를 형성하였을 때, 비트라인과 스토리지 노드의 SAC(self align contact) 페일을 방지하는 반도체 소자의 형성 방법에 관한 것이다.
본 발명은 라인 타입의 스토리지 노드 콘택 플러그를 적용하여 실리더형 캐패시터를 형성하는 경우, 식각정지막의 높이를 300 내지 2000Å로 형성한 후 식각정지막 패턴 형성용 마스크를 적용하여 셀 중앙부는 스토리지 노드 콘택 홀이 형성되도록 하고 셀 더미부에는 패턴이 형성되지 않도록 함으로써 셀 중앙부와 셀 더미부가 동일한 식각 타겟을 갖도록 하여 셀 더미부에서 하부 전극과 비트라인이 단락되어 발생하는 SAC 페일을 근본적으로 해결하고 공정 마진 및 타 공정의 변경 없이 SAC 페일의 마진을 증가시켜 반도체 소자 개발을 단축시키고 공정 신뢰도를 향상시키는 장점이 있다.
비트라인, 스토리지 노드 영역, SAC 페일
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 라인 타입 스토리지 노드 콘택이 적용되는 실리더 타입의 캐패시터를 형성하였을 때, 비트라인과 스토리지 노드의 SAC(self align contact) 페일을 방지하는 반도체 소자의 형성 방법에 관한 것이다.
반도체의 고집적화가 요구됨에 따라 디자인 룰(design rule)이 46nm 이하로 낮아져 일정 면적에 형성되어야 하는 캐패시터의 크기가 점차 감소하고 있으며, 또한 제한된 면적에 형성되는 캐패시터의 큰 정전용량의 특성을 만족시키기 위해 캐패시터의 높이가 높아지고 있다.
이와 같이 캐패시터가 차지하는 면적은 작아지고 그 높이가 높아짐에 따라 캐패시터의 구조를 형성하는데 제조 공정상 많은 어려움이 있는바, 이를 위해 다양한 패터닝 기술 개발이 이루어지고 있다.
특히, 라인 타입 스토리지 노드 콘택(line type storage node contact)을 적용하여 실린더형 스토리지 노드를 형성함으로써 캐패시터의 높이가 높게 형성될 수 있도록 한다.
그런데, 패턴을 형성하는데 있어서 셀의 중앙부와 셀의 가장자리에 부에 위치한 더미부(dummy)의 공정 마진(depth of focus)이 달라 스토리지 노드 영역(storage node hole)을 형성하는데 셀의 중앙부와 더미부의 식각량이 달라져 스토리지 노드 영역의 크기가 달라지게 된다.
즉, 셀 중앙부의 스토리지 노드 영역의 크기는 일정한 크기로 형성되지만 셀 가장자리 부분의 더미부의 스토리지 노드 영역의 크기는 중앙부 홀의 크기보다 크게 형성된다.
도 1은 종래에 기술에 따른 하부전극 형성시 더미부 스토리지 노드 영역의 SAC 페일 형상의 단면도를 나타낸 사진이다.
도 1에 도시된 바와 같이, 노광 공정 마진의 차이로 인하여 'A','B'와 같이 스토리지 노드 영역이 크게 형성된 부분과 비트라인이 단락(short)되어 SAC 페일이 발생된다.
도 2는 종래 기술에 따른 스토리지 노드 영역을 나타낸 사진으로, (a)는 스토리지 노드 영역이 형성된 평면도를 나타낸 사진이고, (b)는 스토리지 노드 영역이 형성된 단면도를 나타낸 사진이다.
도 2의 (a)에 도시된 바와 같이, 더미부에 형성된 스토리지 노드 영역은 센터부에 비해 크게 형성되어 있음을 확인할 수 있고, 도 2의 (b)에 도시된 바와 같이, 크게 형성된 스토리지 노드 영역에 의해 하부전극과 비트라인간에 단락이 발생된 것을 확인할 수 있다.
상기와 같이 셀 가장자리 부분의 더미부에서 스토리지 노드의 홀이 크게 형 성됨으로 인해 하부 전극과 비트 라인이 단락됨으로써 SAC 페일이 발생되어 반도체 소자 특성을 저하시키는 문제점이 있다.
한편, 하부 전극과 비트라인이 단락되지 않도록 하기 위한 또 다른 방법으로 비트라인 하드 마스크의 높이를 증가시키는 방법이 있었는데, 비트라인 하드 마스크의 높이가 증가할수록 비트라인 하드 마스크 측면에 형성되는 비트라인 스페이서와 비트라인 사이에 형성되는 절연막과의 서로 다른 응력으로 인하여 비트라인이 무너지게 되어 비트라인간의 단락을 초래하여 반도체 소자의 특성이 저하되고 신뢰성이 낮아지는 단점이 있다.
본 발명은 노광 공정 마진에 의하여 셀의 중앙부와 셀 더미부에 스토리지 노드 영역의 크기가 다르게 형성됨으로 인해 즉, 셀 더미부 스토리지 노드 영역의 크기가 크게 형성됨으로써 셀 중앙부와 셀 더미부에 서로 다른 에칭량이 적용되므로 셀 더미부에 스토리지 노드 영역이 오버 에치되어 셀 더미부의 하부 전극과 비트라인이 단락되어 SAC 페일이 발생되는 것을 방지하기 위한 반도체 소자의 형성방법을 제공하는 것이다.
본 발명의 반도체 소자의 형성 방법은 비트라인 및 스토리지 노드 콘택 플러그가 포함된 반도체 기판 상부에 식각정지막을 형성하는 단계 및 차광 패턴이 덮인 셀 더미부 및 상기 차광 패턴에 식각홀 패턴이 형성된 셀 중앙부를 갖는 마스크를 이용한 사진식각공정으로 식각정지막 패턴을 형성하는 단계를 포함한다.
이때, 식각정지막의 높이는 300 내지 2000Å으로 형성되는 것을 특징으로 한다.
그리고, 식각정지막 패턴은 상기 셀 중앙부보다 셀 더미부가 더 높게 형성되는 것을 특징으로 한다.
또한, 상기 셀 중앙부와 셀 더미부의 식각정지막 패턴의 높이 단차는 100 내지 800Å인 것을 특징으로 한다.
그리고, 상기 셀 중앙부의 식각정지막 패턴은 상기 스토리지 노드 콘택 플러그가 노출되도록 형성되는 것을 특징으로 한다.
또한, 상기 마스크에 적용되는 노광 광원은 KrF, ArF 및 전자빔 중 어느 하나인 것을 특징으로 한다.
그리고, 상기 식각정지막 패턴 상부로 희생산화막, 질화막, 하드마스크가 형성되는 단계 및 상기 하드마스크, 질화막, 희생산화막 및 식각정지막 패턴을 식각하여 스토리지 노드 영역을 형성하는 단계가 더 포함한다.
또한, 상기 스토리지 노드 영역의 폭이 셀 중앙부보다 셀 더미부가 더 크게 형성되는 것을 특징으로 한다.
본 발명은 라인 타입의 스토리지 노드 콘택 플러그를 적용하여 실리더형 캐패시터를 형성하는 경우, 식각정지막의 높이를 300 내지 2000Å로 형성한 후 식각정지막 패턴 형성용 마스크를 적용하여 셀 중앙부에 상기 스토리지 노드 콘택 플러 그가 노출되도록 상기 식각정지막을 식각함으로써 셀 중앙부와 셀 더미부가 동일한 식각 타겟을 갖도록 하여 셀 더미부에서 하부 전극과 비트라인이 단락되어 발생하는 SAC 페일을 근본적으로 해결하고 공정 마진 및 타 공정의 변경 없이 SAC 페일의 마진을 증가시켜 반도체 소자 개발을 단축시키고 공정 신뢰도를 향상시키는 장점이 있다.
본 발명에서는 셀 더미부에 형성된 스토리지 노드 영역이 노광 공정 마진에 의해 셀 중앙부의 스토리지 노드 영역의 크기보다 크게 형성됨으로 인하여 셀 더미부의 스토리지 노드 영역이 더 크게 식각되어 셀 더미부의 스토리지 노드 영역에 형성된 하부 전극과 비트라인이 단락되는 것을 방지하기 위하여 차광 패턴이 덮인 셀 더미부 및 상기 차광 패턴에 식각홀 패턴이 형성된 셀 중앙부를 갖는 마스크를 를 적용한다.
상기 마스크를 적용함으로써 셀 더미부에 스토리지 노드 영역을 형성함에 있어 큰 에칭량이 적용되어도 비트라인과 단락되지 않도록 식각정지막 패턴을 형성하여 식각정지막 패턴을 형성하여 SAC 페일의 발생을 방지할 수 있는 것이다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로한다.
도 3a 내지 도 3g는 본 발명에 따른 실린더형 캐패시터의 형성방법 나타낸 공정 단면도이고, 도 4는 본 발명에 따른 식각정지막 패턴 형성을 위한 마스크의 평면도이다.
도 3a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10)상에 제 1층간 절연막(20), 비트라인(30), 하드마스크(40)를 순차적으로 형성한 후, 상기 하드마스크(40)상에 형성된 포토레지스트의 패턴(미도시)대로 식각하여 도 3a에 도시된 바와 같이 비트라인 패턴을 형성한다.
이때, 셀 중앙부(A)의 패턴 피치는 셀 더미부(B)의 패턴 피치보다 작게 형성된다.
그 다음, 3b에 도시된 바와 같이, 상기 비트라인(30)과 하드마스크(40) 패턴 사이를 채워 제 1층간절연막(20) 상에 제 2 층간 절연막(50)을 형성하고, 상기 제 2 층간 절연막(50)을 화학적기계적연마(CMP)하여 평탄화시키는데, 이때 상기 하드마스크(40)의 상부의 표면이 노출되도록 한다.
그 다음, 도 3c에 도시된 바와 같이, 평탄화가 완료된 제 2층간 절연막(50)상에 스토리지 노드 콘택 홀을 형성하기 위한 포토레지스트 패턴(미도시)을 형성하고, 상기의 포토레지스트 패턴을 이용하여 상기 제 2 층간 절연막(50) 및 제 1층간 절연막(20)을 식각함으로써 스토리지 노드 콘택 홀(미도시)이 형성되면, 상기 스토리지 노드 콘택 홀이 충진될 때까지 스토리지 노드 콘택 플러그용 폴리실리콘막을 증착하여 스토리지 노드 콘택 플러그(60)를 형성한다.
이때, 상기 하드마스크(40)의 일정 높이까지 화학적기계적연마하여 평탄화 진행함으로써 스토리지 노드 콘택 플러그(60)가 상기 비트라인(30) 사이에서 분리될 수 있도록 한다.
그 다음, 도 3d에 도시된 바와 같이, 스토리지 노드 플러그(60)가 형성된 기 판 위에 식각정지막(70)을 형성하는데, 이때 상기 식각정지막(70)의 높이는 300 내지 2000Å이 되도록 증착한다.
그 다음, 도 3e에 도시된 바와 같이, 차광 패턴이 덮인 셀 더미부(B) 및 상기 차광 패턴에 식각홀 패턴이 형성된 셀 중앙부(A)를 갖는 마스크를 적용하여 상기 셀 중앙부(A)와 상기 셀 더미부(B)에 서로 다른 식각정지막 패턴(70a,70b)이 형성되도록 한다.
즉, 셀 중앙부(A)에는 상기 마스크의 식각홀 패턴에 의해 스토리지 노드 콘택 플러그가 노출되도록 식각정지막 패턴(70a)이 형성되도록 하고, 셀 더미부(B)에는 상기 마스크의 차광패턴에 의해 식각정지막(70)이 식각되지 않도록 하여 식각정지막 패턴(70b)이 형성되도록 한다.
이때, 셀 중앙부(A)의 식각정지막 높이는 상기 식각홀 패턴에 의해 식각되어 셀 더미부(B)의 식각정지막 높이보다 더 100 내지 800Å 낮게 형성된다.
그러므로, 상기 셀 더미부(B)에 형성된 식각정지막 패턴(70b)은 차광 패턴에 의해 처음에 증착된 높이를 유지하며 형성됨으로써 셀 더미부(B)의 스토리지 노드 영역이 크게 형성되어도 셀 더미부(B)의 식각정지막 패턴(70b)의 높이에 의해 비트라인과 쉽게 단락되지 않는 것이다.
그 다음, 도 3f에 도시된 바와 같이, 상기 식각정지막(70a,70b) 상부에 희생산화막(80), NFC 질화막(90), 하드 마스크(100)를 형성한다.
그 다음, 도 3g에 도시된 바와 같이, 상기 하드 마스크(100) 상에 포토레지스트 패턴(미도시)을 형성하고 이에 따라 희생산화막(80)을 식각하여 스토리지 노 드 영역(110)(120)을 형성한다.
이때, 셀 더미부(B)의 스토리지 노드 영역(120)의 폭이 셀 중앙부(A)의 스토리지 노드 영역(110)의 폭보다 크기 때문에 큰 식각량이 적용되더라도 셀 더미부(B)의 식각정지막(70b) 높이에 의해 비트라인(30)과 단락되지 않게 된다.
이와 같이 형성된 스토리지 노드 영역(110)(120)은 셀 중앙부(A) 뿐만 아니라 셀 더미부(B)에서도 비트라인과 단락되지 않도록 형성되어 SAC 페일을 방지할 수 있다.
도 1은 종래에 따른 하부전극 형성시 셀 더미부 스토리지 노드 영역의 SAC 페일 형상의 단면도를 나타낸 사진.
도 2는 종래에 따른 스토리지 노드 영역을 나타낸 사진으로,
(a)는 스토리지 노드 영역이 형성된 평면도를 나타낸 사진이고,
(b)는 스토리지 노드 영역이 형성된 단면도를 나타낸 사진이다.
도 3a 내지 도 3g는 본 발명에 따른 실린더형 캐패시터의 형성방법 나타낸 공정 단면도.
도 4는 본 발명에 따른 식각정지막 패턴 형성을 위한 마스크의 평면도.
Claims (8)
- 비트라인 및 스토리지 노드 콘택 플러그가 포함된 반도체 기판 상부에 식각정지막을 형성하는 단계; 및차광 패턴이 덮인 셀 더미부 및 상기 차광 패턴에 식각홀 패턴이 형성된 셀 중앙부를 갖는 마스크를 이용한 사진식각공정으로 식각정지막 패턴을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
- 제 1항에 있어서, 상기 식각정지막의 높이는 300 내지 2000Å으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서, 상기 식각정지막 패턴은 상기 셀 중앙부에서보다 셀 더미부에서 더 높게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3항에 있어서, 상기 셀 중앙부와 상기 셀 더미부의 식각정지막 패턴의 높이 단차는 100 내지 800Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서, 상기 셀 중앙부의 식각정지막 패턴은 상기 스토리지 노드 콘택 플러그가 노출되도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서, 상기 마스크에 적용되는 노광 광원은 KrF, ArF 및 전자빔 중 어느 하나인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 식각정지막 패턴 상부로 희생산화막, 질화막, 하드마스크가 형성되는 단계; 및상기 하드마스크, 상기 질화막, 상기 희생산화막 및 상기 식각정지막 패턴을 식각하여 스토리지 노드 영역을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7항에 있어서, 상기 스토리지 노드 영역의 폭은 셀 중앙부에서보다 셀 더미부에서 더 크게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| KR1020080016886A KR20090091555A (ko) | 2008-02-25 | 2008-02-25 | 반도체 소자의 형성 방법 |
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| KR (1) | KR20090091555A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8372748B2 (en) | 2010-03-08 | 2013-02-12 | Hynix Semiconductor Inc. | Method for forming semiconductor device |
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2008
- 2008-02-25 KR KR1020080016886A patent/KR20090091555A/ko not_active Application Discontinuation
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| US8372748B2 (en) | 2010-03-08 | 2013-02-12 | Hynix Semiconductor Inc. | Method for forming semiconductor device |
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