KR100383420B1 - 반도체 장치의 제조 방법 - Google Patents

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닛본 덴기 가부시끼가이샤
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Abstract

반도체 장치의 제조 방법에 있어서, 다결정 실리콘층은 반도체 기판 상에 형성되고 패터닝되어, 메모리 셀 영역 내에 저장 전극 및 플레이트 전극을 형성하고 정렬 마크 형성 영역 내에 상기 다결정층을 남긴다. 층간 절연막은 상기 저장 전극, 플레이트 전극, 및 다결정층 상에 형성된다. 상부 배선층은 상기 다결정 실리콘층 상에 형성되고 패터닝되어, 상기 메모리 셀 영역 내에 형성되고 상기 정렬 마크 형성 영역 내에 정렬 마크를 형성한다. 층간 절연막은 상기 상부 배선층 및 정렬 마크 상에 형성되고 에치백되어, 상기 메모리 셀 영역 및 정렬 마크 형성 영역을 평탄화하고 상기 정렬 마크 상의 상기 층간 절연막을 제거한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 포토리소그라피용으로 사용되는 정렬 마스크를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치 제조 공정에서, 산화 또는 스퍼터링에 의해 반도체 기판 상에 증착막을 형성하는 단계와, 이 증착막을 패터닝하여 절연 패턴, 배선 패턴 등을 형성하는 단계가 반복적으로 수행된다. 이 패턴 형성은 감소 투영 노광 장치(이하 스텝퍼(stepper)로서 참조됨)를 이용한다. 이 스텝퍼는 실제적으로 형성될 패턴을 소정 크기로 확대함으로써 형성되는 패턴을 갖는 십자선을 사용하여 반도체 기판 상에 형성된 레지스트막을 노광하는 장치이다. 이 스텝퍼를 사용함으로써 노광된 레지스트막을 현상하여 레지스트 패턴을 형성한다. 레지스트 패턴을 에칭 마스크로서 사용함으로써, 증착막이 처리되고, 이로써 마이크로 패턴이 형성된다.
서로 상부에 적층되는 회로 패턴의 상대 위치를 정렬하기 위하여, 레지스트막을 노광시킬 때, 반도체 기판과 레티클은 서로에 대해 정렬되어야 한다. 이를 위하여, 정렬 마크는 반도체 기판 상에 형성된다. 정렬 마크에는 광이 조사되고, 그 위치는 조사에 의해 분산된 광으로부터 검출된다.
정렬 마크 제조 방법의 일례로서, 종래의 DRAM용 정렬 마크를 제조하는 방법은 도 6 내지 도 8을 참조하여 기술될 것이다.
도 6에 나타난 바와 같이, 필드 산화막(102)은 p형 실리콘 반도체 기판 상의 분리 영역내에 형성되고, 게이트 산화막(도시되지 않음)이 형성된다. 연속적으로, 제1 다결정 실리콘층으로 이루어진 워드 라인(제1 하부 배선층; 도시되지 않음)이 형성되고, 이 워드 라인을 이용함으로써, 스위칭 MOS 트랜지스터의 소스/드레인 영역을 형성하기 위한 N-확산층(도시되지 않음)은 자기 정렬에 의해 필드 산화막(102)으로 둘러싸인 소자 영역내에 형성된다.
제1 층간 절연막(도시되지 않음)은 반도체 기판(101)의 전체 표면 상에 형성되고, 콘택트 홀(도시되지 않음)은 N-확산층들에 도달하도록 제1 층간 절연막과 게이트 산화막내에 형성된다.
다결정 실리콘을 제1 층간 절연막과 콘택트 홀 상에 증착하고, 최종 다결정 실리콘층을 패터닝하여 제2 다결정 실리콘층으로 이루어진 비트 라인(제2 하부 배선층; 도시되지 않음)과 이 비트 라인과 N-확산층을 접속하기 위한 플러그 전극(도시되지 않음)을 형성한다. 제2 층간 절연막(도시되지 않음)은 반도체 기판(101)의 전체 표면 상에 형성된다.
이 단계에서, 도 6에 나타난 바와 같이, 워드 라인, 제1 층간 절연막, 비트 라인 및 제2 층간 절연막으로 이루어진 다층 층간막(103)은 메모리 셀 영역(회로 형성 영역) 내에 형성된다. 층간막(103)은 예를 들면, 1,000nm의 두께를 갖는다.
실리콘층 또는 금속층을 패터닝할 때, 회로 패턴은 정렬 마크 형성 영역(예를 들면, 스크라이빙 영역) 상에 형성되지 않기 때문에, 정렬 마크 형성 영역 상에 증착된 도전층은 제거된다. 따라서, 정렬 마크 영역에서, 제1 층간막(103)은 제1 및 제2 층간 절연막으로만 구성된다. 따라서, 도 6에 나타난 바와 같이, 정렬 마크 영역에서의 층간막(103)의 두께는 메모리 셀 영역에서보다 작다.
저장 전극(105)(후술됨)과 N-확산층(도시되지 않음)을 접속하기 위한 콘택트 홀(104)이 형성된다. 이어서, 도 7에 나타난 바와 같이, 제3 다결정 실리콘으로 이루어지며 약 500nm 내지 800nm의 두께를 갖는 저장 전극(105)은 메모리 셀 영역내에 형성된다. 커패시터 절연막(도시되지 않음)은 층간막(103)과 저장 전극(105) 상에 형성되고, 이후 제4 다결정 실리콘으로 이루어진 플레이트 전극(106)이 커패시터 절연막 상에 형성된다.
두께가 약 500nm인 제3 층간 절연막(SiO2막, BPSG막 등)(107)은 반도체 기판(101)의 전체 표면 상에 형성되고, 에치백 및 리플로우 공정(예를 들면, 10분 동안 850℃, N2분위기에서)은 메모리 셀 영역을 평탄화하도록 수행된다.
이후, 반도체 기판(101)의 전체 표면 상에는 W(텅스텐) 또는 Al(알루니늄)이 증착되고, 이 증착된 막은 도 8에 나타난 바와 같이, 메모리 셀 영역에서의 배선층(108)과 정렬 마크 형성 영역에서의 정렬 마크(108a)를 형성하도록 패터닝된다.
약 400nm의 두께를 갖는 제4 층간 절연막(109)(플라즈마 SiO2막 등)은 반도체 기판(101)의 전체 표면 상에 형성되고, 실리카막(110)이 층간 절연막(109) 상에 형성됨으로써, 메모리 셀 영역이 평탄화된다.
이 때, 도 8에 도시된 바와 같이 약 900㎚ 내지 1200㎚의 스텝이 메모리 셀 영역과 정렬 마크 형성 영역 사이에 형성되므로, 정렬 마크 형성 영역에 형성된 실리카막(110)의 두께는 메모리 셀 영역에 형성된 실리카막(110)의 두께보다 크다. 따라서, 메모리 셀 영역과 관계없이 평탄화 작용에 의해 정렬 마크 형성 영역에서 실리카막(110)을 충분히 제거할 수 없게 되므로, 많은 양의 실리카[실리카막(110)]가 남게된다.
마침내, 도 8에 도시된 바와 같이, 약 400㎚ 두께의 제5 층간 절연막(111)[플라즈마 SiO2막 등)이 반도체 기판(101)의 전면 상에 형성된다. 제5 층간절연막(111) 상에 임의의 층이 형성되어 패터닝될 때, 이러한 방식으로 형성된 정렬 마크(108a)에 광이 조사되어, 정렬 마크(108a)에 의해 회절된 광이 검출되어 정렬이 수행된다.
도 8에 도시된 바와 같이, 많은 양의 실리카[실리카막(110)]가 정렬 마크(108a) 상에 남아있는 경우, 정렬 마크(180a)에 의해 회절된 광은 정확하게 검출될 수 없고 정렬 정밀도가 감소한다. 정렬 정밀도가 감소하면, 레지스트 패턴이 양호한 위치에 형성될 수 없게 되어 배선부와 같은 마이크로 패턴이 정확하게 형성될 수 없다.
정렬 마크(108a) 상의 실리카막을 제거하기 위해 반도체 기판(101)이 에치백될 때, 메모리 셀 영역도 또한 에치되어 메모리 셀 영역의 평탄화가 손상된다.
상부 배선층 및 정렬 마크간에 형성된 스텝을 작게 만드는 방법으로서, 일본 특허 공개 공보 제11-121327호에는 회로 형성 영역에 형성된 절연막과 도전층을 정렬 마크 형성 영역에서 계획적으로 남기는 방법이 개시되어 있다. 이러한 방법은 실리카에 의한 상부 배선층들간의 평탄화 또는 회절광을 이용한 정렬 마크의 검출을 개시하거나 제안하지 않는다.
본 발명의 목적은 높은 정렬 정밀도로 반도체 장치를 제조하는 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 용이하게 정렬될 수 있는 반도체 장치를 제조하는 방법을 제공하기 위한 것이다.
상술된 목적들을 달성하기 위해, 본 발명에 따르면 반도체 회로가 형성될 곳에 회로 형성 영역, 및 마스크를 정렬하는데 사용되는 정렬 마크가 형성될 곳에 정렬 마크 형성 영역을 갖는 반도체 장치를 제조하는 방법이 제공되고, 본 방법은 제1 도전층을 반도체 기판 상에 형성한 후 제1 도전층을 패터닝하여 회로 형성 영역에 회로 패턴을 형성하고 제1 도전층은 정렬 마크 형성 영역에 남겨두는 단계; 제1 절연막을 회로 패턴과 제1 도전층을 포함하는 반도체 기판 상에 형성하는 단계; 제2 도전층을 제1 절연막 상에 형성하여, 회로 형성 영역에는 배선 패턴을, 정렬 마크 형성 영역에는 정렬 마크를 형성하는 단계; 및 제2 절연막을 배선 패턴과 정렬 마크 상에 형성하여, 회로 형성 영역과 정렬 마크 형성 영역을 평탄화하고 정렬 마크 상의 제2 절연막을 제거하는 단계를 포함한다.
도 1a는 본 발명의 일 실시예에 따른 DRAM의 평면도.
도 1b는 도 1a에 도시된 정렬 마크 영역의 확대 평면도.
도 2a 내지 도 2d, 도 3, 도 4, 및 도 5는 도 1b의 라인 A-A'를 따라 절취한 단면도를 포함하는 도면으로서, 본 발명의 실시예에 따른 DRAM의 제조 방법의 단계를 도시하는 단면도.
도 6 내지 도 8은 종래의 반도체 장치의 제조 방법의 단계를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 회로 형성 영역
2, 3, 4 : 정렬 마크 형성 영역
5, 108a, 208a : 정렬 마크
11 : N-확산층
12 : 제1 다결정 실리콘층
12a : 워드 라인
13 : 제1 층간 절연막
14, 104, 204 : 콘택트 홀
15 : 제2 다결정 실리콘층
15a : 비트 라인
16 : 제2 층간 절연막
101, 201 : 반도체 기판
102, 202 : 필드 산화막
103, 203 : 제1 층간막
105, 205 : 저장 전극
106, 206 : 플레이트 전극
107, 207 : 제3 층간 절연막
108, 208 : 상층 배선층
109, 209 : 제4 층간 절연막
110, 210 : 실리카막
111, 211 : 제5 층간 절연막
본 발명을 첨부하는 도면들을 참조하여 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 DRAM을 도시하고 있다. 도 1a에 도시한 바와 같이, 정렬 마크 형성 영역(2, 3, 4)는 스크라이빙 영역(scribing region)에 위치하며, 이 스크라이빙 영역은 메모리 셀이 형성되는 메모리 셀 영역(회로 형성 영역)(1)을 따라 다이싱된다. 다수의 정렬 마크(5)는 도 1b에 도시한 바와 같이 정렬 마크 형성 영역(2, 3, 4) 각각에 형성된다. 정렬 마크(5)가 이러한 방식으로 스크라이빙 영역에 형성됨으로, 반도체 기판이 효율적으로 사용될 수 있다.
상술한 구조를 가진 DRAM을 제조하는 방법을 도 2a 내지 2d 및 도 3 및 도 4를 참조하여 설명한다. 도 2a 내지 도 2d 및 도 3 및 도 4에 도시된 정렬 마크 형성 영역의 단면도는 도 1b의 라인 A-A'을 따라 절단하여 얻어진 것이다.
먼저, 도 2a에 도시된 바와 같이, 약 400㎚의 두께를 가진 필드 산화막(202)이 LOCOS(Local Oxidation of Silicon) 등에 의해서 p-형 실리콘 반도체 기판(201)에 선택적으로 형성되고, 이어서 게이트 산화막(17)이 반도체 기판(201)의 전표면에 형성된다.
게이트 산화막(17)이 형성된 후에, 약 200㎚의 두께를 가진 제1 다결정 실리콘층(12)이 반도체 기판(201)의 전표면에 형성된다. 이어서, 메모리 셀 영역에 워드 라인(제1 하부 배선)(12a)을 형성하기 위해서, 제1 다결정 실리콘층(12) 상에 레지스트막이 형성된다. 이 레지스트막을 노광 및 현상하여 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 사용하여, 제1 다결정 실리콘층(12)을 에칭한다(패턴한다). 이 때에 제1 다결정 실리콘층(12)을 정렬 마크 형성 영역에 의도적으로 남긴다.
불순물(예를 들면, 인)을 워드 라인(12a)을 사용하여 자기 정렬에 의해서 반도체 기판(201)에 이온 주입하여 소스 및 드레인에 대응하는 영역에 N-확산층들을 형성한다.
레지스트막을 제거하고, 도 2b에 도시한 바와 같이, 반도체 기판(201)의 전표면, 즉, 제1 다결정 실리콘층(12) 및 워드 라인(12a)을 포함하는 반도체 기판(201) 상에 약 300㎚의 두께를 가진 제1 층간 절연층(13)(예를 들면, SiO2막)을 형성한다. 제1 층간 절연층(13)에 선택적으로 콘택트홀(14)을 형성하여 후속 공정에서 형성되는 비트 라인(15a)과 N-확산층(11)을 접속시킨다.
메모리 셀 영역에 비트 라인(15a)을 형성하기 위해서, 반도체 기판(201)의 전표면, 즉 콘택트홀(14)을 포함하는 제1 층간 절연층(13) 상에 약 200㎚의 두께를 가진 제2 다결정 실리콘(15)을 형성하여 콘택트홀(14)을 매립한다. 레지스트막(도시 생략)을 제2 다결정 실리콘층(15)상에 형성하여, 노광 및 현상하여 레지스트 패턴을 형성한다. 레지스트 패턴을 마스크로서 사용하여, 제2 다결정 실리콘층(15)을 에칭하여 비트 라인(15a)을 형성한다. 이 때에, 도 2c에 도시한 바와 같이, 워드 라인(12a)을 형성하는 공정과 동일한 방식으로 정렬 마크 영역에 의도적으로 제2 다결정 실리콘층(15)을 남긴다. 메모리 셀 영역에 남겨진 비트 라인(15a)은 콘택트홀(14)에 증착된 실리콘층(플러그)을 통해서 N-확산층(11)에 접속된다.
도 2d에 도시된 바와 같이, 반도체 기판(201)의 전표면, 즉 다결정 실리콘층(15) 및 비트 라인(15a)을 포함하는 층간 절연층(13) 상에 약 300㎚의 두께를 가진 제2 층간 절연층(예를 들면, SiO2막)을 형성한다.
메모리 셀 영역 및 정렬 마크 형성 영역에 형성되는 제1 다결정 실리콘층(12)/워드 라인(12a), 제1 층간 절연층(13), 제2 다결정 실리콘층(15)/비트 라인(15a), 및 제2 층간 절연층(16)은 함께 그룹화되어 도 3의 제1 층간막(203)을 형성한다. 이 단계에서, 제1 층간막(203)의 전체 두께는 약 1,000㎚이다. 이 값은 메모리 셀 영역과 정렬 마크 정보 영역 간에서 동일하다.
도 3에 도시된 바와 같이, 콘택트홀(204)은 후처리 공정에서 제1 층간막(203)에 형성되는 저장 전극(205a)(도 4)을 N-확산층(11)에 접속시키도록 형성된다. 콘택트홀(204)을 형성한 후에, 메모리 셀 영역에 저장 전극(205a)을 형성하기 위해서, 반도체 기판(201)의 전표면, 즉 제1 층간막(203)상에 약 500㎚ 내지 800㎚의 두께를 가진 제3 다결정 실리콘층(205)을 형성한다. 이 때에, 도 4에 도시된 바와 같이, 워드 라인(12a) 및 비트 라인(15a)의 형성과 동일한 방식으로 정렬 마크 형성 영역에 의도적으로 제3 다결정 실리콘층(205)을 남긴다.
DRAM 커패시터부를 형성하기 위해서, 약 200㎚의 두께를 가진 커패시터 절연막(18) 및 제4 다결정 실리콘층(206)을 반도체 기판(201)의 전표면, 즉 제1 층간막(203)의 노광부 및 제3 다결정 실리콘층(205) 상에 순차적으로 형성한다. 이어서, 제4 다결정 실리콘층(206) 상에 레지스트막(도시 생략)을 형성하여 노광하고 현상하여 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로서 이용하여, 제4 다결정 실리콘층(206)을 에칭하여 플레이트 전극(206a)을 형성한다. 동시에, 도 4에 도시된 바와 같이, 정렬 마크 형성 영역 내의 제4 다결정 실리콘층(206)을 의도적으로 남긴다.
반도체 기판(201)의 전표면, 즉 제4 다결정 실리콘층(206) 상에 약 500㎚의 두께를 가진 제3 층간 절연막(207)(예를 들면, SiO2막 또는 BPSG(Boron-Doped Phospho Silicate Glass)막)을 형성한다. 이어서, 에치백 및 리플로우 공정(예를 들면, 10분 동안 850℃에서 N2분위기에서)을 실시하여 제3 층간 절연막(207)을 평탄화한다.
이 단계에서, 반도체 기판(201)의 상부면으로부터의 반도체 장치의 두께는 메모리 셀 영역 및 정렬 마크 형성 영역 각각에서 약 2,000㎚ 내지 2,300㎚이고, 메모리 셀 영역과 정렬 마크 형성 영역 사이에는 실질적으로 어떤 스텝도 형성되지 않는다.
상부 배선층(208) 및 정렬 마크(208a)를 형성하기 위해서, 약 400㎚ 내지 500㎚의 두께를 가진 W(텅스텐) 또는 Al(알루미늄)막이 반도체 기판(201), 즉 제3 층간 절연막(207) 상에 형성된다. 그 후에, W 또는 Al막 상에 레지스트막이 형성되고, W 또는 Al막이 에칭된다. 상부 배선층(208) 아래에 형성된 모든 절연막 및 도전층은 또한 정렬 마크(208) 아래에 형성된다. 따라서, 정렬 마크(208a)는 도 5에 도시된 바와 같이 상부 배선층(208)과 동일 위치에 놓이게 된다.
상부 배선층(208) 및 정렬 마크(208a)를 형성한 후에, 반도체 기판(201)의 전표면, 즉 상부 배선층(208) 및 마크(208a)를 포함하는 제3 층간 절연막(207) 상에 SOG(Spin On Glass)층으로서 약 400㎚의 두께를 가진 제4 층간 절연막(209)(예를 들면, 플라즈마 SiO2막)을 형성한다. 이어서, 메모리 셀 영역을 평탄화하기 위해서, 반도체 기판(201)의 전표면, 즉 제4 층간 절연막(209) 상에 실리카막(210)을 형성하여 에치백한다. 따라서, 실리카막(210)이 도 5에 도시된 바와 같이 상부 배선층(208) 중에 형성되는 층간 절연막(209) 내의 오목부를 충전하므로 메모리 셀 영역이 평탄화된다.
실리카막(210)은 또한 정렬 마크(208a) 상에 형성되며, 정렬 마크 형성 영역은 또한 메모리 셀 영역과 동일한 방식으로 평탄화된다. 이 때에, 모든 절연막 및 메모리 셀 영역을 구성하는 도체층이 또한 정렬 마크 형성 영역에 형성됨으로, 정렬 마크 영역(208a)과 상부 배선층(208) 사이에는 실질적으로 어떤 스텝도 형성되지 않는다. 따라서, 정렬 마크 형성 영역에 형성되는 실리카막(210)의 두께는 실질적으로 메모리 셀 영역에 형성되는 실리카막(210)의 두께와 동일하다. 메모리 셀 영역 및 정렬 마크 형성 영역에 대한 평탄화 공정시, 정렬 마크(208a) 상의 실리카막(210)이 실제 전체적으로 제거된다.
마지막으로, 반도체 기판(201)의 전표면, 즉 실리카막(210)을 포함하는 제4 층간 절연막(209) 상에 약 400㎚의 두께를 가진 제5 층간 절연막(211)(예를 들면, 플라즈마 SiO2막)을 형성한다. 제5 층간 절연막(211)이 이전 단계에서 실리카막(210)에 의해서 평탄화된 메모리 셀 영역 및 정렬 마크 영역에 형성됨으로, 제5 층간 절연막(211)의 표면은 실질적으로 평탄하다.
후속 단계에서 제5 층간 절연막(211) 상에 형성되는 도전층(도시 생략)을 상부 배선층(208)에 접속하기 위한 스루홀을 형성하기 위해서, 포토레지스트막(도시 생략)이 층간 절연막(211) 상에 형성된다. 포토레지스트막은 임의 회로 패턴을 가진 레티클(reticle)이 세트되는 감소 투영 노광 장치(stepper)를 사용하여 노광된다.
이 때에, 정렬 마크(그리드)(208a)는 레이저빔으로 조사되며, 레티클 및 반도체 기판(201)은 정렬 마크(28a)에 의해서 회절된 빔에 의해서 서로에 대하여 정렬된다. 실리카막(210)이 전혀 또는 실질적으로 정렬 마크(208a) 상에 존재하지 않으므로, 정렬 마크(208a)로부터 회절된 광은 정확히 검출된다. 결과적으로, 정렬이 정확히 행해져 미세한 마이크로패턴이 형성될 수 있다.
포토레지스트막을 노광시킨 후에 현상하여 패턴을 형성한다. 이러한 패턴을 에칭 마스크로 사용하여, 제4 및 제5 층간 절연막(209, 211)을 이방성 에칭에 의해서 에칭한다. 따라서, 제5 층간 절연막(211) 상의 상부 배선층(208) 및 도체층을 접속시키기 위한 스루홀(도시 생략)이 형성된다.
본 실시예에 따르면, 모든 절연막 및 메모리 셀 영역을 구성하는 도전층이 정렬 마크 형성 영역에 형성됨으로, 메모리 셀 영역에서의 상부 배선층(208)의 높이 및 대응하는 정렬 마크(208a)의 높이가 실질적으로 서로 동일하게 된다. 따라서, 메모리 셀 영역의 평탄화 공정에 사용되는 실리카막(210)이 정렬 마크(208a) 상에 대량으로 남게되지 않아서, 정렬 마크(208a)로부터 회절된 광이 정확하게 검출될 수 있다.
상술한 실시예에 대하여 각종의 변형 실시 및 응용이 이루어 질 수 있다. 예를 들면, 상기 실시예에서는 스크라이빙 영역에 정렬 마크(208a)를 형성하였지만, 이들 영역들은 형성될 회로에 직접적으로 영향을 주지 않는 임의의 영역에 형성될 수 있다. 상술한 실시예는 반도체 장치로서 DRAM을 예로 든 것이지만 본 발명은 DRAM이외의 임의의 다른 어떤 반도체 장치, 예를 들면 SRAM, 또는 논리 회로의 정렬 마크의 형성에 적용될 수 있다. 또한, 재료 및 두께는 단지 예에 불과한 것이며, 임의의 재료 및 두께가 선택될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 회로 형성 영역 및 정렬 마크 형성 영역이 실질적으로 동일한 구조로 형성됨으로, 배선 패턴 및 배선 패턴에 대응하는 정렬 마크가 동일한 높이로 형성될 수 있다. 또한, 배선 패턴에 형성된 갭이 회로형성 영역을 평탄화하도록 절연체로 충전되는 경우에, 정렬 마크 형성 영역에 형성되는 절연체는 회로 형성 영역이 평탄화될 때에 에치백되고, 다량의 절연체가 정렬 마크 상에 남게되지 않는다. 따라서, 정렬 마크가 회절된 광을 사용하여 정확히 검출될 수 있으므로, 고정밀의 정렬이 수행될 수 있다. 또한, 회로 형성 영역 및 정렬 마크 형성 영역이 상당히 평탄하게 되어 쉽게 정렬될 수 있다.

Claims (11)

  1. 반도체 회로가 형성되는 회로 형성 영역(1) 및 마스크의 정렬에 사용되는 정렬 마크(5)가 형성되는 정렬 마크 형성 영역(2-4)을 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제1 도전층(205, 206)을 형성하고, 상기 제1 도전층을 패터닝하여, 상기 회로 형성 영역 내에 회로 패턴(205a, 206a)을 형성하고 상기 정렬 마크 형성 영역 내에 상기 제1 도전층을 남기는 단계;
    상기 회로 패턴 및 상기 제1 도전층을 포함하는 상기 반도체 기판 상에 제1 절연막(207)을 형성하는 단계;
    상기 제1 절연막 상에 제2 도전층(208)을 형성하고 상기 제2 도전층을 패터닝하여, 상기 회로 형성 영역 내에 배선 패턴(208)을 형성하고 상기 정렬 마크 형성 영역 내에 정렬 마크(5, 208a)를 형성하는 단계; 및
    상기 배선 패턴 및 상기 정렬 마크 상에 제2 절연막(209)을 형성하고 상기 절연막을 에치백하여, 상기 회로 형성 영역과 상기 정렬 마크 형성 영역을 평탄화하고 상기 정렬 마크 상의 상기 제2 절연막을 제거하는 단계
    를 포함하고,
    상기 제1 도전층을 패터닝하는 단계 및 상기 제1 절연막을 형성하는 단계가 반복된 후 상기 제2 도전층을 패터닝하는 단계가 수행되는 반도체 장치 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 기판 상에 절연막(13, 16) 및 도전층(12, 12a, 15, 15a)을 포함하는 층간막(203)을 형성하는 단계를 더 포함하고,
    상기 제1 도전층을 패터닝하는 단계 상기 층간막 상에 상기 제1 도전층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 제2 절연막을 구성하는 SOG(Spin On Glass)층 상에 패터닝 타겟층(211)을 형성하는 단계;
    상기 패터닝 타켓층 상에 레지스트막을 형성하는 단계;
    상기 정렬 마크를 이용하여 포토 마스크와 상기 반도체 기판을 서로에 대하여 정렬하는 단계; 및
    정렬 후 상기 레지스트막을 노광하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 정렬 마크는 회절 격자를 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 정렬 마크 형성 영역은 다이싱될 스크라이빙 영역 내에 형성되는 반도체 장치 제조 방법.
  7. DRAM(Dynamic Random Access Memory)의 메모리 셀 소자가 형성되는 메모리 셀 영역 및 마스크의 정렬에 이용되는 정렬 마크 형성 영역을 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판(201) 상에 제1 도전층(12)을 형성하고 상기 제1 도전층을 패터닝하여, 상기 메모리 셀 영역 내에 워드 라인(12a)을 형성하고 상기 정렬 마크 형성 영역 내에 상기 제1 도전층을 남기는 단계;
    상기 워드 라인 및 상기 제1 도전층을 포함하는 상기 반도체 기판 상에 제1 절연막(13)을 형성하는 단계;
    상기 제1 절연층 상에 제2 도전층(15)을 형성하고 상기 제2 도전층을 패터닝하여, 상기 메모리 셀 영역 내에 비트 라인(15a)을 형성하고 상기 정렬 마크 형성 영역 내에 상기 제2 도전층을 남기는 단계;
    상기 비트 라인 및 상기 제2 도전층을 포함하는 상기 제1 절연막 상에 제2 절연막(16)을 형성하는 단계;
    상기 제2 절연막 상에 제3 도전층(205)을 형성하고 상기 제3 도전층을 패터닝하여, 메모리 셀 내에 저장 전극(205a)을 형성하고 상기 정렬 마크 형성 영역 내에 상기 제3 도전층을 남기는 단계;
    상기 저장 전극, 상기 제3 도전층, 및 상기 제2 절연막 상에 커패시터 절연막(18)을 형성하는 단계;
    상기 커패시터 절연막 상에 제4 도전층(206)을 형성하고 상기 제4 도전층을 패터닝하여, 상기 메모리 셀 영역 내에 플레이트 전극(206a)을 형성하고 상기 정렬 마크 형성 영역 내에 상기 제4 도전층을 남기는 단계;
    상기 플레이트 전극 및 상기 제4 도전층 상에 제3 절연막(207)을 형성하는 단계;
    상기 제3 절연막 상에 제5 도전층을 형성하고 상기 제5 도전층을 패터닝하여, 상기 메모리 셀 영역 상에 상부 배선층(208)을 형성하고 상기 정렬 마크 형성 영역 내에 정렬 마크(5, 208a)를 형성하는 단계; 및
    상기 메모리 셀 영역 및 상기 정렬 마크 형성 영역에 실리카(210)를 도포하여, 상기 상부 배선층 내의 공간을 채우고 실리카를 에치백하여 상기 메모리 셀 영역 및 상기 정렬 마크 형성 영역을 평탄화하는 단계
    를 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 평탄화된 메모리 셀 영역 및 정렬 마크 형성 영역 내에 패터닝 타겟층(211)을 형성하는 단계;
    상기 패터닝 타겟층 상에 레지스트막을 형성하는 단계;
    상기 정렬 마크를 이용하여 포토 마스크 및 상기 반도체 기판을 서로에 대하여 정렬하는 단계; 및
    정렬 후 상기 레지스트막을 노광하는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 제7항에 있어서,
    실리카를 도포하기 전에 상기 상부 배선층 및 상기 정렬 마크를 포함하는 상기 제3 절연막 상에 제4 절연막(209)을 형성하는 단계를 더 포함하고,
    상기 평탄화 단계는 상기 제4 절연막 상에 실리카를 형성하도록 상기 상부 배선층 내에 형성된 리세스를 채운 후, 실리카를 에치백하는 단계를 포함하는 반도체 장치 제조 방법.
  10. 제7항에 있어서, 상기 정렬 마크는 회절 격자를 포함하는 반도체 장치 제조 방법.
  11. 제7항에 있어서, 상기 정렬 마크 형성 영역은 다이싱될 스크라이빙 영역 내에 형성되는 반도체 장치 제조 방법.
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