KR20090044553A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 기판에 접속되는 하부 전극을 형성한 후, 하부 전극을 포함한 전체 표면 상부에 매립 절연막을 형성하고, 매립 절연막 상에 더미 셀(Dummy Cell) 영역을 덮는 감광막 패턴을 형성한다. 다음에, 감광막 패턴을 이용해 매립 절연막 및 지지층을 식각하여 지지층 패턴을 형성함으로써, 더미 셀(Dummy Cell) 영역의 하부 전극 Ti/TiN에 어택(Attack)을 방지하고, 디시(DC) 불량, 바이어스(Bias) 불량 및 기능(Function) 불량을 방지하여 반도체 소자의 특성을 향상시키는 기술을 개시한다.
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 사진도.
도 2는 종래 기술에 따른 지지층 패턴을 도시한 평면도.
도 3a 내지 3i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 4는 본 발명에 따른 지지층 패턴을 도시한 평면도.
<도면의 주요 부분에 대한 부호 설명>
300: 반도체 기판 310: 층간 절연막
315: 하부 전극 콘택홀 325: 제 1 희생 절연막
210, 320, 410: 하부 전극 콘택 플러그 330: 식각 정지막
340: 제 2 희생 절연막 350: 제 3 희생 절연막
360: 지지층 370: 하부 전극 영역
380: 도전층 390: 제 1 매립 절연막
391: 하부 전극 392: 제 2 매립 절연막
393: 감광막 패턴 394: 지지층 패턴
200, 400: 비트 라인 220, 390, 420: 하부 전극
230, 430: 제 1 지지층 패턴 240, 440: 제 2 지지층 패턴
250, 450: 더미(Dummy) 하부 전극 3000a: 더미 셀(Dummy Cell) 영역
3000b: 메인 셀(Main Cell) 영역
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 기판에 접속되는 하부 전극을 형성한 후, 하부 전극을 포함한 전체 표면 상부에 매립 절연막을 형성하고, 매립 절연막 상에 더미 셀(Dummy Cell) 영역을 덮는 감광막 패턴을 형성한다. 다음에, 감광막 패턴을 이용해 매립 절연막 및 지지층을 식각하여 지지층 패턴을 형성함으로써, 더미 셀(Dummy Cell) 영역의 하부 전극 Ti/TiN에 어택(Attack)을 방지하고, 디시(DC) 불량, 바이어스(Bias) 불량 및 기능(Function) 불량을 방지하여 반도체 소자의 특성을 향상시키는 기술을 개시한다.
반도체 소자의 응용 분야가 확장됨에 따라, 집적도 및 전기적 특성이 향상된 반도체 소자를 제조하기 위한 공정 설비 또는 공정 기술의 개발이 절실히 요구되고 있다.
특히, 반도체 메모리 중에서 DRAM(Dynamic Random Access Memory)은 정보를 자유롭게 기입하고 판독할 수 있는 메모리로서, 하나의 트랜스퍼 트랜지스터와 하 나의 트랜지스터 타입의 메모리 셀인 커패시터로 구성되어 있다.
상기 커패시터는 스토리지 노드(Storage node)와 플레이트 노드(Plate node) 사이에 유전체막(Dielectric)이 개재된 구조를 포함한다.
한편, 반도체 메모리 소자의 집적도 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전 용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다. 이에 따라, 커패시터의 정전 용량을 확보하기 위하여 트렌치 타입(Trench type)이나, 실린더 타입(Cylinder type)과 같은 3차원 커패시터 구조가 도입되었다.
그러나, 실린더 타입(Cylinder type)과 같은 3차원 커패시터 구조에서는 캡(Cap)의 하부 전극으로 TiN을 형성한 후, 딥 아웃(Dip Out) 공정 시 캡(Cap)의 상부 영역에서 리닝(Leaning) 현상이 발생하여 캡(Cap)간 브리지(Bridge)가 발생한다.
이러한 불량을 막기 위해, 캡(Cap)과 캡(Cap) 사이를 질화막으로 상부를 서로 엮는 구조인 NFC(Nitride Floating Capacitor) 구조 즉 지지층 패턴을 사용하여 캡(Cap) 용량을 확보하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 사진이다.
도 1a 및 도 1b를 참조하면, 하부 전극 TiN에 어택(Attack) 발생으로 절연막이 소실(Loss)된 모습을 도시한 사진이다.
도 2는 종래 기술에 따른 지지층 패턴을 도시한 평면도로서, 비트라인(200), 하부 전극 콘택 플러그(210), 하부 전극(220), 제 1 지지층 패턴(230)을 도시한 것이다.
도 2를 참조하면, 비트라인(200)은 상하의 라인 형태의 스페이스에 순차적으로 형성하되, 하부 전극 콘택 플러그(210)와 하부 전극(220) 간에 일부가 중첩되어 상하로 형성된다.
이때, 제 1 지지층 패턴(230)은 하부 전극(220)과 하부 전극(420) 사이에 연결시켜 형성한다.
상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 지지층 패턴의 에칭 공정 시, 더미 셀(Dummy Cell) 영역의 캡(Cap) 사이즈가 메인 셀(Main Cell) 영역의 캡(Cap) 사이즈보다 크게 형성되기 때문에 더미 셀(Dummy Cell) 영역의 캡(Cap)에서 하부 전극 TiN에 어택(Attack)을 유발한다.
이후, 딥 아웃(Dip Out) 공정 시 어택(Attack)을 받은 더미 셀(Dummy Cell) 영역의 캡(Cap)을 통해 화학물(Chemical)이 침투하면서 캡(Cap) 하부의 절연물의 로스(Loss)가 발생한다.
이러한 절연물의 로스(Loss)로 인해 주변 회로 영역의 비트 라인 쓰러짐(Collapse) 현상을 유발하여 디시(DC) 불량, 바이어스(Bias) 불량 및 기능(Function) 불량 등 많은 문제가 발생하고 있다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 기판에 접속되는 하부 전극을 형성한 후, 하부 전극을 포함한 전체 표면 상부에 매립 절연막을 형성 하고, 매립 절연막 상에 더미 셀(Dummy Cell) 영역을 덮는 감광막 패턴을 형성한다. 다음에, 감광막 패턴을 이용해 매립 절연막 및 지지층을 식각하여 지지층 패턴을 형성함으로써, 더미 셀(Dummy Cell) 영역의 하부 전극 Ti/TiN에 어택(Attack)을 방지하고, 디시(DC) 불량, 바이어스(Bias) 불량 및 기능(Function) 불량을 방지할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상에 식각 정지막, 희생 절연막 및 지지층을 형성하는 단계와,
상기 지지층, 희생 절연막 및 식각 정지막을 식각하여 하부 전극 영역을 형성하는 단계와,
상기 하부 전극 영역을 포함한 전체 표면 상부에 도전층을 형성하는 단계와,
상기 하부 전극 영역을 매립한 전체 표면 상부에 제 1 매립 절연막을 형성하는 단계와,
상기 제 1 매립 절연막 및 도전층을 평탄화 식각하여 지지층을 노출시키는 단계와,
셀 에지부의 더미 셀(Dummy Cell) 영역에 지지층 패턴을 형성하는 단계 및
상기 희생절연막 및 매립 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 지지층 패턴을 형성하는 단계는,
상기 하부 전극 영역을 매립한 전체 표면 상부에 제 2 매립 절연막을 형성하 는 단계와,
상기 제 2 매립 절연막 상부에 더미 셀(Dummy Cell) 영역을 도포하는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 제 2 매립 절연막 및 지지층을 식각하여 지지층 패턴을 형성하는 단계 및
상기 감광막 패턴을 제거하는 단계를 포함하는 것과,
여기서, 상기 제 2 매립 절연막은 희생 절연막 제거 시 동시에 제거하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 상에 층간 절연막(310)을 형성한다.
층간 절연막(310) 상에 감광막을 형성하고, 하부 전극 콘택용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
감광막 패턴을 마스크로 층간 절연막(310)을 식각하여 반도체 기판(300)을 노출시키는 하부 전극 콘택홀(315)을 형성한다.
감광막 패턴을 제거하고 하부 전극 콘택홀(315)을 매립하는 하부 전극 콘택 플러그(320)를 형성한다.
이때, 하부 전극 콘택 플러그(320)는 하부 전극 콘택홀(315)을 매립하는 콘택 물질을 형성하고 이를 평탄화 식각하여 형성한 것이다.
다음으로, 전체 표면 상부에 제 1 희생 절연막(325) 및 식각 정지막(330)을 형성한다.
식각 정지막(330) 상에 제 2 희생절연막(340), 제 3 희생절연막(350) 및 지지층(360)을 형성한다.
상기 지지층(360) 상부에 감광막(미도시)을 형성하고, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
도 3b 및 도 3c를 참조하면, 감광막 패턴(미도시)을 마스크로 지지층(360), 제 3 희생절연막(350), 제 2 희생절연막(340), 식각 정지막(330), 제 1 희생절연막(325) 및 층간 절연막(310)을 식각하여 하부 전극 콘택 플러그(320)를 노출시키는 하부 전극 영역(370)을 형성한다.
다음으로, 하부 전극 영역(370)을 포함한 전체 표면 상부에 하부 전극용 도전층(380)을 형성한다.
도 3d 및 도 3e를 참조하면, 하부 전극 영역(370)을 도포하는 제 1 매립 절 연막(390)을 전체 표면 상부에 형성한다.
지지층(360)이 노출될 때까지 제 1 매립 절연막(390) 및 도전층(380)을 평탄화 식각하여 하부 전극(391)을 형성한다.
이때, 제 1 매립 절연막(390)은 감광막 또는 산화막을 사용한 것이다.
다음으로, 하부 전극 영역(370) 내부에 남은 제 1 매립 절연막(390)을 제거한다.
도 3f를 참조하면, 하부 전극(391)을 포함한 전체 표면 상부에 제 2 매립 절연막(392)을 형성한다.
도 3g를 참조하면, 제 2 매립 절연막(392) 상부에 감광막을 형성하고, 노광 마스크를 이용한 노광 및 현상 공정으로 지지층(360)과 더미 셀(Dummy Cell) 영역을 덮는 감광막 패턴(393)을 형성한다.
도 3h를 참조하면, 감광막 패턴(393)을 마스크로 제 2 매립 절연막(392) 및 지지층(360)을 식각하여 지지층 패턴(394)을 형성한다.
상기 지지층 패턴(394)을 형성 후, 감광막 패턴(393)을 제거한다.
도 3i를 참조하면, 딥 아웃 공정을 실시하여 제 3 희생절연막(350), 제 2 희생절연막(340) 및 제 2 매립 절연막(392)을 제거한다.
도 4는 본 발명에 따른 지지층 패턴을 도시한 평면도로서, 비트라인(400), 하부 전극 콘택 플러그(410), 하부 전극(420), 제 1 지지층 패턴(430) 및 제 2 지지층 패턴(440)을 도시한 것이다.
도 4를 참조하면, 비트라인(400)은 상하의 라인 형태의 스페이스에 순차적으 로 형성하되, 하부 전극 콘택 플러그(410)와 하부 전극(420) 간에 일부가 중첩되어 상하로 형성된다.
여기서, 제 1 지지층 패턴(430)은 하부 전극(420)과 하부 전극(420) 간에 연결시켜 형성한다.
제 1 지지층 패턴(430)은 패드(Pad), 홀(Hole) 및 라인(Line) 타입 중 선택된 어느 하나로 형성하는 것을 특징으로 한다.
제 2 지지층 패턴(440)은 더미 하부 전극(450)을 박스(Box) 형태로 연결시켜 형성한다.
본 발명은 더미 셀(Dummy Cell) 영역의 하부 전극 Ti/TiN에 어택(Attack)을 방지하고, 디시(DC) 불량, 바이어스(Bias) 불량 및 기능(Function) 불량을 방지하여 반도체 소자의 특성을 향상시키는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (3)
- 반도체 기판상에 식각 정지막, 희생 절연막 및 지지층을 형성하는 단계;상기 지지층, 희생 절연막 및 식각 정지막을 식각하여 하부 전극 영역을 형성하는 단계;상기 하부 전극 영역을 포함한 전체 표면 상부에 도전층을 형성하는 단계;상기 하부 전극 영역을 매립한 전체 표면 상부에 제 1 매립 절연막을 형성하는 단계;상기 제 1 매립 절연막 및 도전층을 평탄화 식각하여 지지층을 노출시키는 단계;셀 에지부의 더미 셀(Dummy Cell) 영역에 지지층 패턴을 형성하는 단계; 및상기 희생절연막 및 매립 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 지지층 패턴을 형성하는 단계는,상기 하부 전극 영역을 매립한 전체 표면 상부에 제 2 매립 절연막을 형성하는 단계;상기 제 2 매립 절연막 상부에 더미 셀(Dummy Cell) 영역을 도포하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 제 2 매립 절연막 및 지지층을 식각하여 지지층 패턴을 형성하는 단계 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 2 매립 절연막은 희생 절연막 제거 시 동시에 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| KR1020070110691A KR20090044553A (ko) | 2007-10-31 | 2007-10-31 | 반도체 소자의 형성 방법 |
Publications (1)
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| KR1020070110691A KR20090044553A (ko) | 2007-10-31 | 2007-10-31 | 반도체 소자의 형성 방법 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9087729B2 (en) | 2013-08-12 | 2015-07-21 | Samsung Electronics Co., Ltd. | Semiconductor devices including unitary supports |
| US10079237B2 (en) | 2016-07-12 | 2018-09-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US10340277B2 (en) | 2016-12-02 | 2019-07-02 | Samsung Electronics Co., Ltd. | Semiconductor devices including support patterns |
| US11195837B2 (en) | 2016-12-02 | 2021-12-07 | Samsung Electronics Co., Ltd. | Semiconductor devices including support patterns |
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2007
- 2007-10-31 KR KR1020070110691A patent/KR20090044553A/ko not_active Application Discontinuation
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