KR100248881B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100248881B1
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가네꼬 히사시
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Abstract

본 발명에 따라, 리소그래피에 있어서 패턴과 괘턴외 적층 정밀도를 증가시킬 수 있는 반도체 장치의 제조 방법이 제공된다. 제 1 재료로 제조된 제 1 층이 형성된 후에, 제 1 정렬 마크로서 작용하는 제 1 및 제 2 슬릿이 제 1 층에 형성된다. 제 1 및 제 2 슬릿은 서로 대략 평행하게 일정 거리 떨어져 있다. 각각의 제 1 및 제 2 슬릿은 제 2 재료로 채워진다. 그 다음, 제 3 재료로 제조된 제 2 층이 제 1 층에 형성된다. 이어서, 제 2 층 상에 마스크가 형성된다. 이 마스크는 제 2 정렬 마크로서 작용하는 제 1 패턴을 갖는다. 제 2 정렬 마크는 제 1 정렬 마크로서 작용하는 제 1 및 제 2 슬릿과 중첩된다. 바람직하게, 제 1 정렬 마크는 캘리퍼스의 주 스케일을 제공하고, 제 2 정렬 마크는 캘리퍼스의 버니어 스케일을 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 자세하게는 본 발명은 리소그래피 (lithography) 의 적층 정밀도를 측정하거나 평가하기 위한 정렬 마크를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에는, 소형화 및 집적화가 더욱 더 빠르게 진행되고 있다. 현재에는 0.25 ㎛ 의 디자인 룰에 따라 설계된 256 메가비트 DRAMs (Dynamic-Random-Access-Memories) 뿐만 아니라 그 이하의 디자인 룰에 따라 설계된 1 기가비트 등의 초고집적의 반도체 장치가 개발, 시험되어지고 있다. 이 같은 반도체 장치의 소형화 및 집적화에 대처하기 위해서, 반도체 장치 구조의 형성에 필수로 되어 있는 포토리소그래피 (photolithography) 공정에서의 패턴 대 패턴 (또는, 마스크 대 마스크) 적충 또는 맞춤 정확성의 향상이 강하게 요구되어져 왔다.
통상, 반도체 장치의 제조에서, 금속층, 반도체층, 절연체층 등으로 형성되며, 패터닝된 충들은 반도체 기판상에 순차적으로 적층시킴으로써, 소형화된 반도체 소자가 제조된다. 포토리소그래피 공정에 있어서, 상층에서의 기하학적 형태의 패턴은 하층에서의 기하학적 형태로 형성시켰던 패턴에 정확하게 적층 된다. 패턴의 적층 정밀도는 반도체 장치의 소형화됨에 따라 더욱 엄격하게 되어왔다.
종래에는, 2 개의 측정 방법이 패턴들의 적층 또는 배치 에러를 측정하기 위해 사용되어져 왔다. 이러한 종류의 종래의 제 1 측정 방법으로는, 직사각형 패턴이 각각의 반도체칩 영역 내의 각 층에 있는 고정된 피치 (pitch) 에서 형성된다. 두개의 충에서 괘턴의 중칩 또는 적층은 적층 에러의 정밀도를 나타낸다. 직사각형 패턴은 "정렬 버니아 캘리퍼스" 또는 "정렬 버니아" 로 불린다.
이러한 종류의 제 2 종래 측정 방법에 의하면, "하층 정렬 박스 마크" 가 반도체칩의 하층에 형성되고, "상층 정렬 박스 마크" 가 상층에 형성되는 것이 통상적인 측정 방법이다. 두 개의 층에서 정렬 마크의 중첩 상태는 적층 에러의 정도틀 나타낸다. 상기 방법은 통상적으로 자동 적층 측정 기술에 사용되어왔다.
도 1a 내지 도 1f 는 "정렬 비니아 캘리퍼스" 를 이용한 종래의 제 1 측정 방법을 이용한 종래의 DRAM 의 제조 방법을 나타낸다.
첫번째로, 도 1a 에 도시한 것처럼, 활성 영역으로 규정된 필드 산화층(102) 이 선택 산화법 등에 의해서 실리콘 기판 (101) 상에 형성된다. 서술을 간편하게 하기 위해서, 단지 하나의 활성 영역이 도 1a 내지 1f 에 도시되고, 또한 그곳에서 MOSFET (Meta1-Oxide-SeIniconductor Field-Effect Transistor) 가 형성된다.
다음에 게이트 산화층 (104a) 은 활성 영역에서 기판 (101) 의 노출된 표면 상에 선택적으로 형성된다. 게이트 전극 (103) 은 활성 영역에서 게이트 산화층 (104a) 상에 형성된다. 소오스/드레인 (Source/drain) 영역은 (도시되지 않음) 활성 영역에 형성된다. 두 개의 MOSFET 는 활성 영역에서 인접하게 형성되어, 메모리 셀의 트랜스퍼 트랜지스터로서 기능한다. 이러한 단계들은 공지된 공정에 의해 수행된다.
게다가, MOSFET 를 도포하기 위해서, 화학 증착 (CVD) 공정을 이용하여 약 8OO nm 의 이산화 실리콘층을 전체 기판 (1O1) 상에 형성한다. SiO2층의 하부는 기판의 노출된 영역 (104) 과 접촉하고 있다. Si02층 표면은 화학적 기계연마에 의해 평탄화된다. Si02층으로 만들어진 층간 절연층 (104) 은 기판 상에 형성된다.
층간 절연층 (104) 은 리플로우 (reflow) 또는 에치 백 (etch-bac1() 에 의해 평탄화된 표면을 갖는 BPSG (Boron-doped Phospher-silicate Glass) 층으로 형성될 수 있다.
패터닝된 레지스트 마스크 (105) 는 층간 질연층 (104) 상에 형성된다. 상기 마스크 (105) 는 소오스/드레인 영역의 콘택트홀 (106) 형성을 위해 두 개의 정사각형 개구 (105a) 를 가지며, 하층 정렬 마크로서 역할을 하는 직사각형의 오목부 (107, 108, 109) 를 형성하기 위한 세 개의 직사각형 개구들 (105ba,105bb, 105bc) 을 가진다. 이러한 단계에서의 상태는 도 1a 에 도시된다.
마스크 (105) 를 사용하여, 이방성 건식 에칭 공정에 외해 층간 절연층(104) 및 게이트 산화층 (104a) 은 선택적으로 제거되고, 정사각형 콘택트홀 (106) 및 직사각형의 오목부 (107,108,109) 를 형성한다.
각각의 콘택트홀 (106) 은, 개구 (105a) 에 대응하는 위치에 각각 위치된다. 각각의 오목부 (107, 108, 109) 는, 개구 (105ba, 105bb, 105bc) 에 대응하는 위치에 위치된다. 콘택트흘 (106) 의 크기 및 폭은 오목부 (107, 108, 109) 의 크기 및 폭보다 더 작다. 이러한 단계의 상태는 도 1b 에 도시되었다.
이어서, 콘택트흘 (106) 을 채우기 위해, 도 1c 에 도시된 것처럼, 200 nm의 두께를 갖는 폴리실리콘층이, 패터닝된 층간 절연층 (104) 상에 퇴적된다. 각각의 콘택트흘 (106) 은 폴리실리콘층 (110) 으로 완전하게 채워진다. 그러나, 오목부 (107, 108, 109) 의 크기 (또는 폭) 가 콘택트흘 (106) 의 크기 (또는 폭) 보다 크기 때문에, 오목부 (107, 108, 109) 는 폴리실리콘층 (110) 으로 채워지지 않는다. 이러한 층 (110) 은 오목부 (107, 108, 109) 의 측벽 및 기판 (101) 의 노출된 표면을 덮는다. 빈 공간은 각각의 오목부 (107, 108 및 109) 에서 발생한다. 이러한 단계에서 상태는 도 1c 에 도시하였다.
그 후, 퇴적된 폴리실리콘층 (110) 은 층간 절연층 (104) 의 표면이 노광될 때까지 건식 에칭 공정에 의해 에치백 된다. 콘택트흘 (106) 에 존재하는 폴리실리콘층 (110) 이 선택적으로 남겨짐으로써, 폴리실리콘 플러그 (111) 를 형성한다. 동시에, 오목부 (107,108 및 109) 에 선택적으로 남겨짐으로써, 폴리실리콘 측벽 (112) 을 형성한다. 이러한 단계에서 상태는 도 1d 에 도시된다.
게다가, MOSFET 용 용량 축전기 하부 전극을 형성하기 위하여, 80O nm 의 두께를 갖는 폴리실리콘층 (113) 이 CVD 공법에 의해 전체 기판의 상부 층간 절연층 (104) 상에 퇴적된다. 이러한 단계에서의 상태는 도 1e 에 도시된다.
하부 오목부 (107,108 및 109) 에 의해 폴리실리콘층 (113) 의 표면에서, 함몰 (depression) 이 발생한다.
퇴적된 상기 폴리실리콘층 (113) 을 패터닝하기 위해, 포토레지스트층이 균일하게 상기 충 (113) 상에 형성된다. 그 후, 폴리실리콘층을 패터닝하기 위해, 상기 층 (113) 은 축소 투사 노광 공정 및 현상 공정을 하게 된다. 패터닝된 상기 포토레지스트층은 하부 전극 형성용 정사각형 패턴을 가지며, 또한 상층 정렬 마크를 보조하기 위해 직사각형 패턴 (115, 116 및 117) 을 가진다. 이러한 단계에서의 상태는 도 1f 에 도시하였다.
패턴 (115, 116 및 117) 은 대응하는 각각의 오목부 (107, 108 및 109) 상에 있는 폴리실리콘층 (113) 의 함몰 부분에 위치된다.
층간 절연층 (104) 에서, 직사각형 오목부 (107, 108 및 109) 는 하층 정렬 마크로서 역할을 한다. 즉, 상기 오목부 (107,108 및 109) 는 정렬 버니아 캘리퍼스의 주 스케일 (scale) 로서 역할을 한다. 적층 직사각형 패턴 (115, 116 및 117) 은 상층 정렬 마크로서 역할을 한다. 즉, 상기 패턴(115, 116 및 117) 은 정렬 버니아 캘리퍼스의 버니어 스케일로서 역할을 한다.
광학 현미경을 이용하여, 포토레지스트 패턴 (114) 의 적층 정밀도는 오목부 (107, 108 및 109) 와 대응하는 상기 패턴 (115, 116 및 117) 의 중첩상태를 판독함으로써 검사되거나 평가된다. 특히, 하층 오목부 (107) 와 패턴 (115) 의 중첩 상태를 검사한다. 유사하게, 하층 오목부 (108) 와 패턴 (116), 및 하부 오목부 (109) 와 패턴 (117) 의 중첩 상태를 검사한다.
그 다음, 하층 및 상층 정렬 마크의 사용은 도 2 와 3 을 참고로 하여 더욱 상세히 설명된다.
도 2 에서, 층간 절연층 (104) 에서 오목부 (107,108 및 109) 에 대응하는 직사각형 마크 (121) 는 하층 정렬 마크로서 역할을 한다. 폴리실리콘층(113) 상에 있는 패턴 (115, 116 및 117) 에 대응하는 직사각형 마크 (122) 는 상층 정렬 마크로서 역할을 한다.
하층 마크 (121) 에 관하여 상층 마크 (122) 의 적층 에러를 축정하거나 평가하기 위해, 상기 마크 (121) 의 에지 (121a) 와 상기 마크 (122) 의 대향 에지(122a) 사이 거리 (X) 는 광학 현미경을 이용하여 측정된다. 동시에, 상기 마크 (121) 의 에지 (121b) 와 상기 마크 (122) 의 대향 에지 (122b) 사이 거리(Y) 가 광학 현미경을 이용하여 또한 측정된다. 적층 에지는 거리 X 와 Y 사이 차이의 존재 유무에 의해 평가될 수 있다.
다음, 정렬 버니아 캘리퍼스의 측정 원리가 도 3 을 참고로 하여 설명될 것이다.
도 3 에서, 하층 정렬 마크로서, 제 1, 제 2, 제 3, 제 4 및 제 5 직사각형 패턴 (123, 124, 125, 126 및 127) 이 평행하게 형성된다. 상기 패턴(123, 124, 125, 126 및 127) 은 하층 레벨에서 동일 피치 (p) 로 직선을 따라 배치된다. 반면에, 상층 정렬 마크로서, 제 1, 제 2, 제 3, 제 4 및 제 5 직사각형 패턴 (128,129,130,131 및 132) 이 평행하게 형성되었다. 상기 패턴 (128, 129, 130, 131 및 132) 은 상층 레벨에서 동일 피치 (q) 로 직선을 따라 배치된다.
마크 (129) 는 마크 (124) 외 증앙에 위치하며, 즉, 도 2 에서 거리 X 및Y 가 같기 때문에, 제 2 마크 (129) 와 대응하는 제 2 마크 (124) 의 중첩 상태가 최상이라는 것을 도 3 에서 보여진다. 따라서, 만약 피치 (p) 및 피치 (q) 가, q = p + 0.025 ㎛ 의 식을 만족한다면, 이러한 경우에 직층 에러는 +0.0025㎛ 라는 것을 알 수 있다. 제 3 (즉, 중앙) 마크 (124) 와 대응하는 제 3 (즉,중앙) 마크 (129) 의 중첩 상태가 최상인 경우, 적충 에러는 0 으로 측정된다.
그 후, 노광 시스템의 보정 파라미터를 +0.025 ㎛ 값으로 설정함으로써, 적층 정밀도는 향상될 수 있다.
도 1f 의 단계 후의 공정은 공지된 공정으로 수행될 수 있다. 따라서, 공정의 설명을 간략히 하기 위해 여기에서는 생략되었다.
도 1a 내지 도 1f 에 도시된 종래 제조 방법에 있어서, 문제는 광학 현미경으로 상층 및 하층 정렬 마크의 판독 또는 인지가 매우 곤란하다는 것이다. 이러한 곤란함은 반도체 장치가 소형화됨에 따라 증가될 것이다.
특히, 콘택트흘 (106) 을 채우기 위해 폴리실리콘층 (110) 을 괘터닝된 층간 절연층 상에 퇴적된 후, 폴리실리콘 플러그 (111) 는 에칭 백 공정에 의해 각각의 콘택트홀 (1(]6) 내에 형성된다. 따라서, 폴리실리콘 측벽 (112) 은 오목부 (107, 108 및 109) 에서 각각 형성된다. 그 후, 오목부 (107, 108 및 109) 에서의 빈 공간은 축전기의 하부 전극용 폴리실리콘층 (113) 으로 채워진다.
따라서, 하층 정렬 마크의 각 에지는 이중으로 된다. 특히, 도 4 에 도시된 것처럼, 도 2 에서 에지 (121a) 는 두 개의 인접한 에지 (119a,120a) 로 나타내며, 또한 도 2 에서 상기 에지 (121b) 는 두 개의 인접한 에지 (119b, 120b) 로 나타난다. 이것은, 측벽 (112) 외 에지 (120a,120l)) 가 각각, 오목부 (107, 108 및 109) 의 대응하는 꼭대기 에지 (119a,119b) 에 인접하여 위치된 다. 이중으로 된 에지 (119a, 120a 및 119b, 120b) 는 상층과 하층 정렬 마크 사이의 중첩 상태를 가시적으로 판독하기가 매우 어렵다.
또한, 오목부 (107, 108 및 109) 의 존재로 인해, 어떤 함몰이 도 1 에서 도시된 것처럼, 폴리실리콘층 (113) 의 표면에서 발생된다. 포토 레지스트층의 상기 패턴들 (115,116 및 117) 은 각각 함몰 부분들 상에 배치된다. 따라서, 패턴 (115, 116 및 117) 은 찌그러진 형태일 수 있으며, 또한 상층 및 하층 정렬 마크의 판독 또는 측정에 곤란함을 증가시킨다.
도 5 는 이전에 서술된 제 2 종래 측정 방법을 도시하였다.
도 5 에서, 도 1a 내지 도 1f 에 도시된 장치와 유사하게, 층간 절연층(104) 은 반도체 기판 (101) 상에 형성된다. 그러나, 도 1a 내지 도 1f 의 장치와 상이한 점은 오목부 (141) 가 크기와 폭이 오목부 (107, 108 및 109) 의 크기와 폭보다 더 큰 직사각형 박스 형태를 갖는다는 것이다. 오목부 (141) 의 4개 내벽 (inner wal1) 은 각각 4 개의 폴리실리콘 측벽 (142) 으로 덮혀있다.오목부 (141) 의 하부벽은 기판 (101) 에 의해 형성된다. 오목부 (141) 는 "외부 정렬 박스 마크" 로서 역할을 한다.
용량 축전기의 하부 전극 형성용 폴리실리콘층 (144) 은 괘터닝된 층간절연층 (104) 상에 형성된다. 상기 층 (144) 은 오목부외 상부 및 측벽을 덮는다.
포토레지스트층의 패턴 (145) 은 폴리실리콘층 (144) 상에 형성된다. 패턴은 직사각형 박스 형태를 가지며, 그 크기 또는 폭은 오목부 (144) 의 크기 또는 폭보다 더 작다. 패턴 (145) 의 4 개 외측벽은 폴리실리콘층 (144) 의 대향 벽으로부터 떨어져 있다. 패턴 (145) 의 하부벽은 폴리실리콘층 (144) 의 대향 벽과 접촉되어 있다. 패턴 (145) 은 "내부 정럴 박스 마크" 로서 역할을 한다.
"내부 박스 마크" 로서 기능하는 상기 패턴 (145) 은 "외부 박스 마크" 로써 역할을 하는 오목부 (141) 내에 위치한다. 즉, 패턴 (145) 은 "외부 박스 마크" 내에 완전히 포함된다.
외부 박스 마크 (즉, 오목부 (141)) 의 4 개 에지와 내부 박스 마크 (즉, 패턴 (145)) 의 4 개의 대향 에지 사이의 거리를 판독하거나 측정함으로써, 오목부 (141) 에 대한 패턴 (145) 의 적충 에러를 알 수 있다.
따라서, 본 발명의 목적은 리소그래피 (lithograp1ly) 에 있어서 패턴과 패턴의 적층 정밀도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 리소그래피에 있어서 패턴과 패턴의 적층 정밀도를 향상시킬 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
도 1a 내지 도 1f 는 종래의 반도체 장치의 제조 방법을 나타내는 부분단면도.
도 2 는 도 1a 내지 도 1f 의 종래 방법에서 사용된 오목부 및 패턴의 중첩상태와 적층 에러 (error) 의 측정 원리를 나타낸 평면도.
도 3 은 도 1a 내지 도 1f 의 종래 방법에 사용된 다수의 오목부 및 다수 패턴의 중첩 상태와 적층 에러의 측정 원리틀 나타낸 평면도.
도 4 는 도 1a 내지 도 1f 의 종래 방법에 사용된 오목부 및 패턴의 중첩상태와 오목부의 이중으로 된 에지 (edge) 를 나타낸 평면도.
도 5 는 반도체 장치의 다른 종래 제조 방법에 사용된 상충 및 하층 정렬 박스 마크를 나타낸 부분 단면도.
도 6a 내지 도 6g 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 부분 단면도.
도 7 은 하층 정렬 마크의 상세한 구조를 나타낸 도 6a 의 확대도.
도 8 은 상층 및 하층 정렬 마크의 상세한 구조를 나타낸 도 6f 의 확대도.
도 9 는 도 6a 내지 도 6g 의 제 1 실시예에 따른 방법에서 사용된 슬릿(slit) 및 괘턴의 중첩 상태와 적층 에러의 측정 원리를 나타낸 평면도.
도 10 은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 반도체 장치의 부분 단면도.
도 11 은 도 10 에 도시된 것과 같이, 중첩된 상층 및 하층 정렬 박스 마크를 나타낸 반도체 장치의 부분 단면도.
도 12 는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타낸 반도체 장치의 부분 단면도.
※ 도면의주요부분에대한부호의설명 ※
1 : 실리콘기판 2 : 필드 산화층
3 : 게이트전극 4 : 층간 절연층
5 : 레지스트 마스크 6 : 콘택트 홀
7,8,9 : 슬릿 10, 13, 58 : 폴리 실리콘층
11,12 : 실리콘 플러그 14, 15, 16, 17 : 패턴
18 : 하부 전극 51 : 실리콘 기판
56,57 : Si02
본 발명의 일 태양에 따라 제공되는 반도체 장치는 제 1 재료로 제조된 제 1 층을 포함한다. 제 1 층은 제 1 정렬 마크로서 기능하는 제 1 및 제2 슬릿을 갖는다. 제 1 및 제 2 슬릿은 서로 대략 평행하게 일정 거리 떨어져 있다. 제 1 및 제 2 슬릿은 각각 제 2 재료로 채워진다.
제 1 태양에 따른 반도체장치는 제 1 층상에 형성된 제 1 패턴을 더 포함한다. 상기 제 1 괘턴은 제 1 및 제 2 슬릿과 중첩된다. 제 1 패턴은 마스크상의 제 2 패턴의 이미지 또는 복제형이다. 제 2 패턴은 제 2 정렬 마크로서 작용한다.
제 1 패턴과 제 1 층의 적층 정밀도는 마스크 상의 제 2 패턴과 제 1 및 제 2 슬릿과의 적층상태를 판독함으로써 주어진다.
제 1 태양에 따른 반도체장치에 의하면, 제 1 층은 제 1 정렬 마크로서 기능하는 제 1 및 제 2 슬릿을 갖는다. 제 1 및 제 2 슬릿은 서로 거의 핑행하게 일정 거리 떨어져 있다. 제 1 및 제 2 슬릿은 각각 제 2 재료로 채워진다.
따라서, 제 1 및 제 2 슬릿 내에는 각각 측벽 (sidewal1) 이 존재하지 않는다. 따라서 이중 에지가 발생할 가능성이 없다.
또한, 제 1 및 제 2 슬릿들이 각각 제 2 재료로 채워지므로; 제 1 패턴의 상부에는 함몰부가 형성되지 않는다.
또한, 제 1 패턴과 제 1 층외 적층 정밀도는 마스크상의 제 2 패턴과 제 1 및 제 2 슬릿과의 적층상대롤 판독함으로써 주어진다. 따라서, 제 1 패턴과 제 1 층과의 적층 정밀도는 제 1 패턴을 형성하기 위한 리소그래피 공정에서 알 수 있다.
결과적으로, 패턴과 패턴의 적층 정밀도가 향상될 수 있다.
제 1 태양에 따른 반도체 장치의 바람직한 실시예에서, 제 1 정렬 마크는 캘리퍼스의 주 스케일올 제공하고, 제 2 정렬 마크는 상기 캘리퍼스의 비니어 스케일을 제공한다.
제 1 태양에 따른 반도체 장치의 또다른 바람직한 실시예에서, 제 1 정렬 마크로서 기능하는 제 1 슬릿과 제 2 슬릿간의 거리는, 제 2 정렬 마크로서 기능하는 제 1 패턴의 폭 보다 작다.
제 1 태양에 따른 반도체장치의 또다른 바람직한 실시예에서, 제 1 층에는 제 3 및 제 4 슬릿이 부가적으로 형성되어있다. 이 제 3 및 제 4 슬릿은 서로 대략 평행하게 일정 거리 떨어져 있다. 제 3 및 제 4 슬릿은 각각 제 2 재료로 채워진다. 제 1, 제 2, 제 3 및 제 4 슬릿들은 직사각형을 형성하도록 배치된다.
이 경우에, 제 1, 제 2, 제 3 및 제 4 슬릿들을 포함하는 제 1 정렬 마크는 외측 박스 마크로서 작용하고, 제 2 정렬 마크는 내측 박스 마크로서 작용하는 것이 바람직하다.
제 1 태양에 따른 반도체장치의 또 다른 바람직한 실시예에서, 제 1 재료는 유전체 재료이고, 제 1 층은 반도체 기판상에 형성된 층간 절연층으로작용한다. 제 2 재료는 폴리실리콘, Ti, W, Ta, Mo, Hf 등의 내화 금속, TiSi2, WSi2, TaSi2, MoSi2, HfSi2등의 내화 금속 규화물 같은 도전체 재료이다. 제 3 재료는 도전체 재료이다.
내화금속과 내화 금속 규화물은 전기 저항이 작고 처리가 용이하므로, 본 발명에 바람직하다.
제 1 태양에 따른 반도체장치의 또다른 바람직한 실시예에서, 제 1 층이 반도체 기판이고, 제 2 재료는 유전체 재료이다. 이 경우는 트렌치(trench) 절연 구조에 바람직하게 적용된다.
본 발명의 제 2 태양에 따라 반도체 장치의 제조방법이 제공된다.상기 방법은 이하의 단계들을 포함한다.
(a) 제 1 재료로 제조된 제 1층을 형성함.
(b) 제 1 정렬 마크로서 작용하는 제 1 및 제 2 슬릿을 상기 제 1 층에 형성함. 제 1 및 제 2 슬릿은 서로 대략 핑행하게 일정 거리 떨어져 있고, 제 1 및 제 2 슬릿은 각각 제 2 재료로 채워짐.
(c) 제 3 재료로 제조된 제 2 층을 제 1 층상에 형성함.
(d) 마스크를 제 2 층상에 형성함. 이 마스크는 제 2 정렬 마크로서 작용하는 제 1 패턴을 가지며, 제 2 정렬 마크는 제 1 정렬 마크로서 작용하는 제 1 및 제 2 슬릿과 적층됨.
(e) 마스크를 이용하여 상기 제 2 층을 괘터닝함으로써 제 1 패턴의 이미지 또는 복제형인 제 2 패턴을 형성함.
제 2 패턴과 제 1 층의 적층 정밀도는 단계 (d) 와 단계 (e) 사이에서 마스크상의 제 1 패턴과 제 1 및 제 2 슬릿과의 적층상태를 판독함으로써 주어진다.
제 2 태양에 따른 반도체 장치의 제조방법에 의하면, 제 1 태양에 따른 반도체 장치에서 설명한 바와 동일한 이유로, 패턴과 페턴의 적층 정밀도가 향상될 수 있다.
제 2 태양에 따른 제조방법의 바람직한 실시예에서, 제 1 정렬 마크는 캘리퍼스의 주 스케일을 제공하고, 제 2 정렬 마크는 캘리퍼스의 버니어 스케일을 제공한다.
제 2 태양에 따른 제조방법의 또 다른 바람직한 실시예에서, 제 1 정렬마크로서 작용하는 제 1 슬릿과 제 2 슬릿간의 거리는, 제 2 정렬 마크로서 작용하는 제 1 괘턴의 폭 보다 작다.
제2태양에 따른 제조방법의 또 다른 바람직한 실시예에서, 제 3 및 제 4 슬릿이 단계 (b)에서 제 1 층에 형성된다. 제 3 및 제 4 슬릿은 서로 대략 평행하게 일정 거리 떨어져 있다. 제 3 및 제 4 슬릿은 각각 제 2 재료로 채워진다. 제 1, 제 2, 제 3 및 제 4 슬릿들은 직사각형을 형성되도록 배치된다.
이 경우에, 제 1, 제 2, 제 3 및 제 4 슬릿들을 포함하는 제 1 정렬 마크는 외측 박스 마크로서 작용하고, 제 2 정렬 마크는 내측 박스 마크로서 작용한다.
제 2 태양에 따른 제조방법의 또다른 바람직한 실시예에서, 제 1 재료는 유전체 재료이고, 제 1 층은 반도체 기판상에 형성된 충간 절연층으로 작용한다. 제 2 재료는 폴리실리콘, Ti, W, Ta, Mo, Hf 등의 내화금속, TiSi2, WSi2, TaSi2, MoSi2, HfSi2등의 내화 금속 규화물 같은 도전체 재료이다. 제 3 재료는 도전체 재료이다.
내화 금속과 내화 금속 규화물은 전기저항이 작고 처리가 용이하므로, 본 발명에 바람직하다.
제 2 태양에 따른 제조방법의 또다른 바람직한 실시예에서, 제 1 층은 반도체 기판이고, 제 2 재료는 유전체 재료이다. 이 경우는 트렌치 절연 구조에 바람직하게 직용된다.
본 발명의 바람직한 실시예가 첨부된 도면을 참조로 하여 이하에 서술 될 것이다.
실시예 1
본 발명에 따른 반도체 장치 제조방법, 즉 Dl년M 과 같은 장치 제조 방법이 도 6a 내지 도 6g 에 도시된다. 우선, 도 6a 에 도시된 바와 같이, 필드 산화층 (2) 이 선택 산화 공정 또는 그와 유사한 공정으로 실리콘 기판 (1) 의 주 표면상에 형성되어, 활성 영역을 규정한다. 설명을 간단히 하기 위해서, 단지 하나의 활성 영역이 도 6a 내지 도 6g 에 도시되었고, 상기 활성 영역에서 MOSFET 가 형성된다.
그 후, 게이트 산화층 (4a) 이 활성 영역에서 기판 (1) 의 노광 표면상에선택적으로 형성된다. 게이트 전극 (3) 은 활성 영역에서 게이트 산화층 상에 형성된다. 소오스/드레인 영역 (도시되지 않음) 이 기판 (1) 의 활성 영역에서 형성된다. 따라서, 두개의 MOSFET 가 메모리 셀의 트랜스퍼 트랜지스터로서 활성영역에서 형성된다. 이러한 단계는 공지 공정에 의해 실시된다.
게다가, CVD 공정이나 유사공정에 의해 MOSFET 롤 도포하기 위해 두께가 800 nm 인 SiO2층이 전체 기판 (1) 상에 형성된다. SiO2층의 하부는 기판 (1) 의 노광 부분과 접촉된다. 그런 후, SiO2 층의 표면은 CMP 공정에 의해 평탄화된다. 따라서, 층간 절연층 (4) 은 기판 (1) 에 형성된다.
상기 층간 절연층 (4) 은 리플로우 또는 에치백 공정에 의해 평탄화된 표면을 갖는 BPSG 층에 의해 형성될 수 있다.
패터닝된 레지스트 마스크 (5) 는 층간 절연층 (4) 상에 형성된다. 이러한 마스크 (5) 는 소오스/드레인 영역의 콘택트흘 (6) 형성용 2 개의 정사각형 개구 (5A) 를 갖고, 하층 정렬 마크로서 기능하는 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 형성용 6 개의 가늘고 긴 개구 (5C, 5D, 5E, 5F, 5G 및 5H) 를 갖는다. 상기 단계에서의 상태가 도 6a 에 도시되었다.
개구 (5A) 는 동일 모양 및 동일 크기를 가진다. 개구 (5C, 5D, 5F, 5G 및 5H) 는 동일 모양 및 동일 크기를 가진다. 도 7 에 도시된 것처럼, 개구 (5a) 는 폭 W1 을 가진다. 개구 (5C, 5D, 5F, 5G 및 5H) 역시 동일 폭을 가진다. 개구들 (5C 및 5D) 의 대향 내벽은 S 의 폭을 가진다. 또한, 개구들 (5E 및 5F) 의 대향 내벽 및 개구 (5G 및 5H) 의 대향 내벽은 S 의 폭을 가진다. 슬릿 (5C,5E 및 5G) 의 피치는 P1 이다. 슬릿 (5D,5F 및 5H) 의 피치 또한 P1 이다.
마스크 (5) 를 사용하여, 층간 절연층 (4) 은 이방성 건식 에칭 공정으로 선택적으로 제거됨으로써 직사각형 콘택트홀 (6) 및 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 을 형성한다. 콘택트흘 (6) 은 개구 (5a) 에 대응하는 위치에 위치한다.오목부 (7a, 7b, 8a, 8b, 9a 및 9b) 는 각각 개구 (5c 와 5d, 5e 와 5f 및 5g 와 5h) 에 대응하는 위치에 위치한다. 이러한 단계에서 상태가 도 6b 에 도시되었다.
콘택트흘 (6) 은 동일 형태 및 동일 크기를 가진다. 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 은 동일 형태 및 동일 크기를 가진다. 게다가, 콘택트홀 (6)의 폭은 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 의 폭과 똑같다. 슬릿 (7a 및 7b) 은 제 1 슬릿쌍을 형성한다. 슬릿 (8a 및 8b) 은 제 2 슬릿쌍을 형성한다. 슬릿 (9a 및 9b) 은 제 3 슬릿쌍을 형성한다.
도 8 에 도시된 것 처럼, 콘댁트홀 (6) 및 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 은 폭 W1 을 가진다. 슬릿 (7a 및 7b) 의 대향 내벽은 폭 S 를 가진다. 슬릿 (8a 및 8b) 의 대향 내벽은 폭 S 를 가진다. 또한 슬릿 (9a 및 9b) 의 대향 내벽은 폭 S 를 가진다. 슬릿 (7a, 8a 및 9a) 의 피치는 P1 이다. 슬릿 (7b,8b 및 9b) 의 피치 또한 P1 이다.
도 6c 에 도시된 바와 같이, 콘댁트홀 (6) 뿐만 아니라 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 을 채우기 위해, 두께가 700 nm 인 폴리 실리콘층 (10) 이 CVD 공정에 의해, 패터닝된 층간 절연층 상에 퇴적된다. 각각의 콘택트홀 (6) 은 완전히 폴리 실리콘층 (10) 으로 채워진다. 유사하게, 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 의 폭이 큰택트홀 (6) 의 폭과 같기 때문에, 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 역시 완전히 폴리 실리콘 (1()) 으로 채워진다. 이러한 단계에서의 상태가 도 6c 에 도시되었다.
슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 의 폭 및 콘택트흘 (6) 의 폭 (W1) 이 예를 들면, 0.3 ㎛ 로 설정된다. 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 및 콘택트홀 (6) 의 완전한 충전을 보장하기 위해, 폴리 실리콘층 (10) 의 두께는 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 및 콘택트홀 (6) 의 폭의 2 배 이상으로 설정한다.
폴리 실리콘층 (10) 은 그 후 층간 절연층 표면이 노광될 때까지 건식 에칭공정에 의해 에치백 된다. 따라서, 콘택트홀에 존재하는 폴리 실리콘층 (10) 및 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 이 선택적으로 남겨짐으로써 그곳에서 폴리 실리콘 플러그 (11) 를 형성한다. 동시에, 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b)에 존재하는 폴리 실리콘층 (10) 이 선택적으로 남겨짐으로써 그곳에서 폴리 실리콘 플러그 (12) 를 형성한다. 이러한 단계에서의 상태가 도 6d 에 도시된다.
게다가, MOSFET 용 용량 축전기의 하부 전극을 형성하기 위해, 두께가 약 800 nm 인 폴리 실리콘층 (13) 이 CVD 공정에 의해 전체 기판 상부 층간 절연층 상에 퇴적된다. 이 단계에서의 상태가 도 6e 에 도시된다.
퇴적된 폴리 실리콘층 (13) 을 패턴하기 위해, 포토 레지스트층이 균일하게상기 층 (13) 상에 형성된다. 그 후, 폴리 실리콘층 (13) 울 패턴하기 위해, 상기 층 (13) 은 축소 투사 노광 공정 및 현상 공정을 하게 된다. 패터닝된 포토레지스트층은, 하부 전극 형성용 정사각형 패턴과 상층 정렬 마크 역할을 하기 위한 제 1, 제 2 및 제 3 의 직사각형 패턴을 갖는다. 이 단계에서의 상태는 도 6f 에 도시된다.
도 8 에 도시된 바와 같이, 패턴 (14) 은 각각 대응하는 콘택트흘 (11) 상에 배치된다. 패턴 (15, 16 및 17) 은 각각 대응하는 슬릿쌍 (7, 8 및 9) 상에 배치된다. 패턴 (14) 의 폭은 원하는 값으로 선택적으로 정해진다. 패턴 (15, 16 및 17) 의 폭은 W1 보다 큰 W2 로 설정되며, 또한 그것의 피치는 P1 보다 작거나 큰 P2 이다.
예를들면, W1 이 0.3 ㎛ 이면 W2 는 1.7 ㎛ 로 설정한다. 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 의 길이 (L1) 는 12 ㎛ 로 설정하며, 또한 괘턴 (15, 16및 17) 의 길이 (L2) 도 12 ㎛ 로 설정한다. 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 의 피치 (p1) 는 6 ㎛ 로 설정하며, 또한 패턴 (15,16 및 17) 의 피치 (P2) 는 5.75 ㎛ 로 설정한다.
층간 절연층 (4) 에서 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 은 하층 정렬 마크로서 역할을 하며, 또한 패턴 (15, 16 및 17) 은 상층 정렬 마크로서 역할을 한다. 포토레지스트층 상에서 패턴 (14) 의 적층 정밀도는 광학 현미경을 이용하여 대응쌍 (7,8 및 9) 을 갖는 패턴 (15,16 및 17) 의 중첩 상태를 판독함으로써 검사되거나 평가된다.
특히, 제 1 적층 괘턴을 갖는 슬릿 (7a, 7b) 으로 구성된 제 1 슬릿쌍의 중첩 상태는 광학 현미경을 사용하여 측정된다. 유사하게, 제 2 적층 패턴을 갖는 슬릿 (8a, 8b) 으로 구성된 제 2 슬릿쌍의 중첩 상태가 측정되며, 또한 제 3적층 패턴을 갖는 슬릿 (9a, 9b) 으로 구성된 제 3 슬릿쌍의 중첩 상태가 광학 현미경을 사용하여 역시 측정된다.
그 다음, 하층 및 상층 정렬 마크의 사용이 도 9 를 참고하여 더욱 상세히 설명된다.
도 9 에서, 2 개의 슬릿들 (22 및 23) 은 층간 절연층 (14) 에서 슬릿 (7a 와 7b, 8a 와 8b 또는 9a 와 9b) 으로 구성된 각 슬릿쌍 (7,8 또는 9) 에 대응하며, 각각은 폴리 실리콘 플러그 (12) 로 채워진다. 직사각형 패턴 (24) 은 패턴 (15, 16 또는 17) 에 대응한다. 슬릿 (22 및 23) 은 하층 정렬 마크로서 역할을 한다. 패턴 (24) 은 상층 정렬 마크로서 역할을 한다.
패턴 (24) 에 관하여 슬릿 (22 및 23) 의 적층 에러틀 추정하기 위해, 슬릿(22) 의 에지 (22a) 와 패턴의 대향 에지 (24a) 사이 거리 (D1) 와, 슬릿 (23) 의 에지 (23a) 및 패턴의 대향 에지 (24b) 사이 거리 (D2) 는 광학 현미경을 사용하여 측정된다. 적층 에러는 거리 D1 과 D2 사이의 거리차의 크기 및 존재 유무에 의해 추정된다.
따라서, 대향 에지 (22a 와 24a,23a ?? 24b) 를 간단히 판독함으로써, 측 정 작업은 용이하게 수행된다. 슬릿들 (7a, 7b, 8a, 8b, 9a 및 9b) 는 각각 폴리 실리콘 플러그 (12) 로 채워지기 때문에, 어떠한 측벽도 갖고 있지 않다.이것은 슬릿 (7a,7b,8a,8b,9a 및 9b) 에지의 이중 현상 (doubling phenonlenon) 이 없다는 것을 의미하며, 따라서 적층 정밀도를 향상시킨다.
또한, 각각의 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 이 완전히 폴리 실리콘으로 채워지기 때문에, 어떠한 함몰도 패턴 (15, 16 및 17) 의 상단에서 형성되지 않는다. 이것은 적층 정밀도롤 향상 시키는데 도움을 준다.
하층 정렬 표시로서, 제 1, 2, 및 3 슬릿 쌍 (7,8 및 9) 은 평행하게 형성되며, 하층 레벨에서 직선을 따라서 피치 P1 으로 정렬된다. 다른 한편, 상층정렬 표시로서, 제 1, 2 및 3 직사각형 패턴 (15,16 및 17) 은 평헹하게 형성되며, 상층 레벨에서 같은 직선을 따라서 피치 P2 로 배치된다.
도 3 에 도시된 방법과 같은 방법으로, 대응하는 제 1, 2 및 3 슬릿 쌍 (7, 8 및 9) 을 갖는 제 1, 2 및 3 패턴의 중첩 상태가 판독된다. 그 후, 노광 시스템의 보상 파라미터를 그 측정된 값으로 설정함으로써, 중첩 정확성의 향상이 보장될 수 있다.
도 6f 의 단계 후에, 폴리 실리콘층 (13) 은 마스크를 사용하여 괘터닝된다. 따라서, 저장 축전기의 하부 전극 (18) 으로서 제공되는 패턴 (14) 의 이미지 또는 복제는 각각 층간절연층 (4)상에 형성된다. 동시에, 패턴들 (31, 32 및 33) 은 각각 층 (4) 상에 패턴 (15,16 및 17) 의 이미지 또는 복제로서 형성된다.
후속 공정단계는 공지된 방법으로 수행될 수 있다. 따라서, 여기서는 이들 공정들의 설명을 생략한다.
실시예 2
실시예 2 에 따른 반도체 장치의 제조방법은 도 10 및 11 에 도시되며, 여기서 자동 중첩 측정용 내측 정렬 박스 마크가 사용된다.
도 10 및 11 에 도시된 바와 같이, 4 개의 슬릿 (33, 34, 35 및 36) 은 실리콘 기판 (1) 상에 형성된 층간 절연층 (4) 내에 정사각형 형태를 한정하도록 형성된다. 기판 (1) 및 층간 절연층 (4) 은 실시예 1 에서와 같다. 슬릿 (33, 34, 35 및 36) 은 외측 정렬 박스 마크로서 제공된다.
대응 슬릿 (33 및 34) 은 피치 P3 로 평행하게 정렬된다. 대응 슬릿 (35 및 36) 은 같은 피치 P3 에서 평행하게 정렬되며, 슬릿 (33 및 34) 에 수직으로 정렬된다. 4 개의 슬릿 (33,34,35 및 36) 은 같은 폭인 W3 를 갖고, 같은 길이인 L3 갖는다. 예를 들면, 폭 W3 은 약 O.5삐 이다. 길이 L3는 필요에 따라 적절히 결정된다.
슬릿 (33, 34, 35 및 36) 은 폴리 실리콘, Si02 등과 같은 적절한 전도성 또는 절연성 물질로 채워진다.
포토레지스트층의 정사각형 패턴 (38) 은 층 (37) 상에 형성된다. 층(37) 은 외측 박스 마크 (즉, 슬릿 33,34,35 및 36) 가 덮여지도록 층간 절연층 (4) 상에 형성되며, 필요에 따라 SiO2, 폴리 실리콘 둥의 어떠한 물질로도 제조될 수 있다. 패턴 (38) 은 4 개의 에지 (38a,38b,38c 및 38d) 와 4 개 의 대응 에지 (33a, 34a, 35a 및 36a) 과 각각 평행하도록 위치된다. 패턴 (38) 은 내측 정렬 박스 마크로서 제공된다.
정사각형 패턴 (38) 은 폭 W4 를 갖고, W4 와 같은 길이 L4 를 갖는다. 폭 W4 와 길이 L4 는 필요에 따라서 적절히 결정된다.
도 11 에 도시된 바와 같이, 패턴 (38) 의 에지 (38a) 와 슬릿 (33) 의 대향 에지 (33a) 사이의 거리는 X1 이다. 패턴 (38) 의 에지 (38b) 와 슬릿 (34) 의 대향 에지 (34a) 사이의 거리는 X2 이다. 패턴 (38) 의 에지 (38c) 와 슬릿 (35) 의 대향 에지 (35a) 사이의 거리는 Y1 이다. 패턴 (38) 의 에지 (38d) 와 슬릿 (36) 의 대향 에지 (36a) 사이의 거리는 Y2 이다.
상술한 외측 및 내측 박스 마크는, 4 개의 슬릿 (33, 34, 35 및 36) 이 층간 절연층 (4) 에 형성되며, 단일 정사각형 패턴 (38) 이 외측 정렬 박스 마크의 크기 보다 더 작은 크기를 갖고 그 외측 정렬 박스 마크의 내부에 위치되도록 형성되는 것을 제외하고는, 실시예 1 의 공정 순서와 같은 공정 순서에 의해 형성될 수 있다.
상술한 외측 및 내측 정렬 박스 마크는 하기와 같이, 자동 적층 측정을 위해 사용된다.
외측 및 내측 정렬 박스 마크들이 형성된 후, 레이저 빔이 이러한 박스 마크들을 가로질러 스캔함으로써 외측 박스 마크와 내축 박스 마크 사이의 위치 관계를 측정, 인식한다. 이러한 레이저 빔의 스캐닝과 위치측정은 자동적으로 수행된다. 따라서, 슬릿 (33,34,35 및 36) 을 갖는 상층 레벨에서 패턴 (38) 의 중첩상태는 하층 레벨에서 자동적으로 측정된다.
실시예 2 의 제조방법에 따르면, 4 개의 슬릿 (33,34,35 및 36) 은 층간 절연층 (4) 에 형성되며, 특정 물질 (33 및 34) 로 채워지기 때문에, 에지의 이중 현상이 발생되지 않는다. 또한, 슬릿 (33, 34, 35 및 36) 을 채움으로써 함몰이 층 (37) 의 표면에서 발생되지 않으며, 따라서 패턴 (38) 형태는 변형 가능성이 적어진다.
따라서, 슬릿 (33,34,35 및 36) 외 에지 (33a, 34a, 35a 및 36a) 뿐만아니라 패턴 (38) 의 에지 (38a,38b,38c 및 38d) 는 레이저 빔의 스캔에 의해 명확히 검출된다. 이는 자동 중첩 측정의 오자를 감소시킨다. 즉, 이는 패턴 간의 중첩 정밀도를 향상시킨다.
제 3 실시예
제 3 실시예에 따른 반도체 장치의 제조 방법이 도 12 에 도시되어 있다.
상기 제 1 및 제 2 실시예에서, 본 발명은 DRAM 메모리 셀 내에서 밑에 있는 적층 콘택트흘에 대하여 용량 축전기 (storage capacitor) 의 하부밑에 있는 적층 콘택트홀에 적용된다. 상기 실시예들에서, 층간 절연층 (4) 내에 형성된 슬릿의 에지는 버니어 캘리퍼스의 주 스캐일을 제공하며, 레지스트층 내에 형성된 레지스트 패턴의 에지 혹은 패턴은 버니어 캘리퍼의 버니어 스캐일을 제공한다.
그러나, 본 발명은 다음에 설명될 제 3 실시예에서 보여주는 것 같은 공지된 트렌치 절연 구조에 적용될 수도 있다.
제 3 실시예에 따른 제조 방법은 층간 절연층 내의 슬릿이 반도체 기판 내에 형성되는 것을 제외하면, 제 1 실시예에 따른 제조방법과 실질적으로 동일하다.
도 12 에 도시되어 있는 것처럼, 우선, 패터닝된 마스킹 층(도시되지 않음) 이 실시콘 기판 (51) 의 주표면 상에 형성된다. 그런 후, 마스킹 층을 사용하여, 기판 (51) 의 주표면이 건식 에칭 공정등에 의해서 선택적으로 에칭되어, 기판 (51) 내에 절연 트렌치 (52a 및 52b) 및 슬릿 (53a, 53b, 54a, 54b, 55a, 55b) 을 형성한다. 슬릿 (53a, 53b, 54a, 54b, 55a, 55b) 은 하층 정렬 마스크로서 사용된다.
설명을 간단하게 하기 위하여, MOSFET용 트렌치 2 개만을 도 12 에 도시하였다.
다음, SiO2층이 CVD 공정에 의해서 기판(51)의 주표면에 증착되고, 에치 백됨으로써, Si02(56) 로 트렌치 (52a 및 52b) 를 채우며, Si02(57) 로 슬릿 (53a, 53b, 54a, 54b, 55a, 55b) 을 채운다. 그런 후, 트렌치 (52a 및 52b) 및 슬릿 (53a, 53b, 54a, 54b, 55a, 55b) 내의 나머지 Si02 층의 표면은 통상적인 공정에 의해서 평면화된다.
그런 후, 게이트 산화층 (도시되지 않음) 은 기판 (51) 의 표면 상에 선택적으로 형성된다. 게이트 전극을 형성하기 위한 폴리 실리콘층 (58) 은 CVD 공정 등에 의해서 전체 기판 상에 게이트 산화층을 도포하도록 증착된다.
또한, 패터닝된 레지스트 마스크는 폴리 실리콘층 (58) 상에 형성된다. 상기 마스크는 게이트 전극을 형성하기 위하여 정사각형 괘턴 (59) 과 상층 정렬 마스크를 위한 3개의 길게 연장된 패턴(60, 61 및 62)을 갖는 다. 패턴 (59) 은 트렌치 (52a 및 52b) 사이의 중심의 거의 바로 위에 배치된다. 패턴들 (60, 61, 및 62) 은 대응하는 슬릿들 (53a, 53b, 54a, 54b, 55a 및 55b) 위에 각각 배치된다. 이러한 단계의 상대가 도 12에 도시되어 있다.
트렌치 (52a 및 52b) 는 동일 형태와 동일 크기를 갖는다. 슬릿(53a, 53b, 54a, 54b, 55a 및 55b) 은 제 1 실시예에 있는 슬릿 (7a, 7b, 8a, 8b, 9a 및 9b) 에 각각 대응된다. 패턴 59 는 제 1 실시예에서 패턴 14 에 대응된다. 패턴 (60, 61, 및 62) 은 각각 제 1 실시예에서의 패턴(15, 16, 및 17) 에 대응된다.
중첩 제 1 패턴 (60) 울 갖는 슬릿 (53a 및 53b) 으로 만들어진 제 1 슬릿쌍의 중첩 상태는 광학 현미경을 사용하여 측정된다. 비슷하게, 상층 제 2 패턴 (61) 을 갖는 슬릿 (54a 및 54b) 으로 만들어진 제 2 슬릿쌍의 중첩 상태는 같은 방법으로 측정된다.
슬릿 (53a, 53b, 54a, 54b, 55a 및 55b) 의 에지는 버니어 캘리퍼스의 주 스캐일로서 사용되며, 패턴 (60, 61 및 62) 의 에지는 버니어 캘리퍼의 버니어 스캐일로서 사용된다. 이것은 제 1 실시예에서 도시된 것과 동일한 것이다.
제 1 실시예와 동일한 장점올 제 3 실시예에서 얻는다는 것은 명백하다.
제 1 내지 제 3 실시예에서, 폴리 실리콘은 슬릿의 층전재로서 사용된다. 그러나, 임의의 다른 물질이 상기 물질로써 사용될 수도 있다는 것은 말할 필요도 없다. 임의의 내화 금속 혹은 임의의 내화 금속의 규화물이 바람직하게 사용된다.
또한, 본 발명은 DRAM 에만 제한되지 않으며, 다른 반도체 장치에 응용될 수도 있다.
본 발명의 바람직한 형태가 설명되기는 했으나, 본 발명의 정신을 벗어나지 않는 범위에서 그 변형들은 당업자에게 자명하다. 그러므로 본 발명의 영역은 다음의 청구항에 의해서만 결정될 것이다.
본 발명은 반도체 장치의 소형화 및 통합화가 계속됨을써 발생하는 문제들을 해결하고자 한다. 특히, 리소그래피 (lithhography) 에 있어서 패턴과 패턴의 적층 정밀도를 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명은 반도체 장치의 소형화 및 통합화가 계속 됨으로써 발섕하는 문제들을 해결하고자 한다. 특히, 리소그래피 (lithography) 에 있어서 패턴과 패턴의 직층 정밀도를 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.

Claims (14)

  1. 반도체 장치에 있어서,
    제 1 재료로 제조된 제 1 층과, 상기 제 1 층상에 형성된 제 1 패턴을 구비하며,
    상기 제 1 층은 제 1 정렬 마크로서 작용하는 제 1 및 제 2 슬릿을 가지며, 상기 제 1 및 제 2 슬릿은 서로 대략 평행하게 일정 거리 떨어져 있고, 각각의 상기 제 1 및 제 2 슬릿은 제 2 재료로 채워지고,
    상기 제 1 패턴은 상기 제 1 및 제 2 슬릿과 중첩되고, 상기 제 1 패턴은 마스크 상의 제 2 패턴의 이미지 또는 복제형이며, 상기 제 2 패턴은 제 2 정렬 마크로서 작용하고,
    상기 제 1 패턴과 상기 제 1 층의 적층 정밀도는 상기 마스크상의 상기 제 2 패턴과 상기 제 1 및 제 2 슬릿과의 중첩상태를 판독함으로써 주어지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 정렬 마크는 캘리퍼스의 주 스케일을 제공하고, 상기 제 2 정렬 마크는 상기 캘리퍼스의 버니어 스케일을 제공하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제 1 정렬 마크로서 작용하는 상기 제 1 슬릿과 제 2 슬릿간의 거리는, 상기 제 2 정렬 마크로서 작용하는 상기 제 1 패턴의 폭 보다 작은 것을 특징으로 하는 반도체 장치.
  4. (정정) 제 1 항에 있어서, 상기 제 1 층에 형성된 제 3 및 제 4 슬릿을 더 포함하며,
    상기 제 3 및 제 4 슬릿은 서로 대략 평행하게 일정 거리 떨어져 있고, 상기 제 3 및 제 4 슬릿은 각각 상기 제 2 재료로 채워지고, 상기 제 1, 제 2, 제 3 및 제 4 슬릿들은 직사각형을 형성되도록 배치되는 것을 특깅으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 슬릿들을 포함하는 상기 제 1 정렬 마크가 외측 박스 마크로서 작용하고, 상기 제 2 정렬 마크가 내측 박스 마크로서 작용하는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서, 상기 제 1 재료는 유전체 재료이고 상기 제 1 층은 반도체 기판상에 형성된 층간 절연층으로 작용하고, 상기 제 2 재료는 도전체재료이며, 상기 제 3 재료가 도전체 재료인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 제 1 층이 반도체 기판이고, 상기 제 2 재료가 유전체 재료인 것을 특징으로 하는 반도체 장치.
  8. (정정) 반도체 장치의 제조방법에 있어서,
    (a) 제 1 재료로 제조된 제 1 층을 형성하는 단계;
    (b) 제 1 정렬 마크로서 작용하며 서로 대략 평행하게 일정 거리 떨어져 있는 제 1 및 제 2 슬릿을 상기 제 1 층에 형성하는 단계로서, 상기 제 1 및 제 2 슬릿은 각각 제 2 재료로 채워지는 단계;
    (c) 제 3 재료로 제조된 제 2 층을 상기 제 1 층 상에 형성하는 단계;
    (d) 제 2 정렬 마크로서 작용하는 제 1 패턴을 갖는 마스크를 상기 제 2 층 상에 형성하는 단계로서, 상기 제 2 정렬 마크는 상기 제 1 정렬 마크로서 작용하는 제 1 및 제 2 슬릿과 중첩되는 단계; 및
    (e) 상기 마스크를 이용하여 상기 제 2 층을 패터닝함으로써 상기 제 1 패턴의 이미지 또는 복제형인 제 2 패턴을 형성하는 단계를 구비하며;
    상기 제 2 패턴과 상기 제 1 층의 적층 정밀도는 상기 단계 (d) 와 단계 (e) 사이에서 상기 마스크상의 상기 제 1 패턴과 상기 제 1 및 제 2 슬릿과의 중첩 상태를 판독함으로써 주어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서, 상기 제 1 정렬 마크는 캘리퍼스의 주 스케일을 제공하고, 상기 제 2 정렬 마크는 상기 캘리퍼스의 버니어 스케일을 제공하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서, 상기 제 1 정렬 마크로서 작용하는 상기 제 1 슬릿과 제 2 슬릿간의 거리는, 상기 제 2 정렬 마크로서 작용하는 상기 제 1 패턴의 폭보다 작은 것을 특징으로 하는 반도체장치의 제조방법.
  11. (정정) 제 8 항에 있어서, 상기 제 1 층은 제 3 및 제 4 슬릿을 가지며,
    상기 제 3 및 제 4 슬릿은 서로 대략 평행하게 일정 거리 떨어져 있고, 상기 제 3 및 제 4 슬릿은 각각 상기 제 2 재료로 채워지며, 상기 제 1, 제 2, 제 3 및 제 4 슬릿들은 직사각형을 형성하도록 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 슬릿들을 포함하는 상기 제 1 정렬 마크가 외측 박스 마크로서 작용하고, 상기 제 2 정렬 마크가 내측 박스 마크로서 작용하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. (정정) 제 8 항에 있어서, 상기 제 1 재료는 유전체재료이고 상기 제 1 층은 반도체 기판상에 형성된 층간 절연층으로 작용하고,
    상기 제 2 재료는 도전체 재료이머, 상기 제 3 재료가 도전체 재료인 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 8 항에 있어서, 상기 제 1 층이 반도체 기판이고, 상기 제 2 재료가 유전체 재료인 것을 특징으로 하는 반도체 장치의 제조방법.
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