KR20010057490A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, SADD 공정으로 하부에 제1콘택플러그를 형성하고, 상부에 제2콘택홀을 형성한 후, 귀금속 전하저장전극을 정의하기 위한 캡산화막 패턴 형성시 상기 제2콘택홀에 보이드가 형성되도록하여 SAC 식각시 하부층의 손실을 최소화하고, 전하저장전극과 콘택과는 제2콘택플러그를 형성하면, 전하저장전극 마스크가 오정렬 되더라도, 제2콘택플러그가 고유전막과는 접촉되지않아 누설전류 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 식각정지층을 사용하는 자기정렬 콘택(self-align contact; SAC) 공정에서 이중 다마신(self-align dual damascene: 이하 SADD라 칭함) 공정을 적용하여 콘택마스크의 오정렬에 의해전하저장전극의 유전막이 하부의 콘택플러그와 접촉되어 누설전류가 발생되는 것을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[ R = k * λ/NA , R = 해상도, λ = 광원의 파장, NA = 개구수 ]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrastenhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도 1은 종래 기술에 따하 형성된 반도체소자의 단면도이다.
먼저, 반도체기판(10) 상에 소정의 하부 구조물, 예를들어 소자분리 산화막(도시되지 않음)과 게이트절연막(12), 마스크 절연막 패턴(16)과 중첩되어있는 게이트전극(14)과 그 측벽에 형성되어있는 절연막 스페이서(18) 및 소오스/드레인영역(도시되지 않음)으로 구성되는 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transister; 이하 MOS FET라 칭함)를 형성한다.
그다음 제1콘택홀(22)을 메우는 제1콘택플러그(24)를 구비하는 제1층간절연막(20)을 형성하고, 다시 그상부에 제2콘택홀(28)을 메우는 제2콘택플러그(30)를 구비하는 제2층간절연막(26)을 형성한다. 여기서 상기 제1콘택플러그(24)는 다결정실리콘으로 형성하고, 제2콘택플러그(30)는 다결정실리콘과 장벽금속층으로 형성하며, 장벽금속은 Ti/TiN 적층막을 사용한다.
그후, 그다음 백금등의 귀금속으로된 전하저장전극(32)을 상기 제2콘택플러그(30)상에 형성하고, 상기 구조의 전표면에 유전율이 큰 물질인 BST((Ba1-xSrx)TiO3), PZT(Pb(ZrTi1-x)O3) 또는 Ta2O5등의 고유전 상수를 가지는 유전막(34)을 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 비트라인 형성후에 형성된 제2콘택플러그가 상부에 형성되는 전하저장전극과 접촉되게되는데, 이때 전하저장전극 마스크가 오정렬되어 제2콘택플러그의 상부가 노출되면, 상기 제2콘택플러그가 고유전막과 접촉되어 누설전류가 증가되어 공정수율 및 소자동작의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 SADD 공정을 적용하고, 귀금속 전하저장전극을 정의하기 위한 캡층 형성시 제2콘택홀에 보이드가 형성되도록하여 귀금속 전하저장전극에 오정렬이 발생하여도 제2콘택플러그와 고유전막이 서로 접촉되지 않도록하여 누설전류 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따라 제조된 반도체소자의 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 게이트절연막
14 : 게이트전극 16 : 마스크 절연막 패턴
18 : 절연막 스페이서 20,26 : 층간절연막
22,28 : 콘택홀 24,30 : 콘택플러그
32 : 전하저장전극 34 ; 유전막
40 : 식각장벽층 42 : 감광막 패턴
44 : 캡산화막 46 : 보이드
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판 상에 마스크 절연막 패턴 및 절연막 스페이서로 둘러싸인 게이트전극과 소오스/드레인영역을 형성하는 공정과,
상기 반도체기판에서 전하저장전극과의 콘택으로 예정된 부분 상에 형성된 제1콘택홀을 메우는 제1콘택플러그를 구비하는 제1층간절연막과,
상기 구조의 전표면에 제2층간절연막과 식각장벽층을 순차적으로 형성하고,상기 제1콘택플러그의 상부를 노출시키는 제2콘택홀을 형성하는 공정과,
상기 구조의 전표면에 캡산화막을 형성하되, 상기 제2콘택홀에 보이드가 형성되도록하는 공정과,
상기 전하저장전극 마스크를 사용하여 상기 캡산화막을 패턴닝하여 제2콘택홀을 노출시키는 홈을 형성하는 공정과,
상기 제1콘택홀 내부에 제2콘택플러그를 형성하는 공정과,
상기 홈을 메우는 전하저장전극을 형성하는 공정과,
상기 캡산화막을 제거하는 공정과,
상기 구조의 전표면에 고유전막을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2g는 본발명에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10) 상에 소자분리 산화막(도시되지 않음)과 게이트절연막(12)을 형성하고, 상기 게이트절연막(12)상에 질화막 재질의 마스크 절연막 패턴(16)과 중첩되어있는 게이트전극(14)을 형성하고, 상기 마스크 절연막 패턴(16)과 중첩되어있는 게이트전극(14)을 형성하고, 상기 게이트전극(14) 및 마스크 절연막 패턴(16)의 측벽에 절연막 스페이서(18)를 형성하며, 그 과정에서 게이트전극(14) 양측의 반도체기판(10)에 소오스/드레인영역(도시되지 않음)을 형성하여, MOS FET를 완성한다.
그다음 상기 구조의 전표면에 제1층간절연막(20)을 형성하고, 상기 반도체기판(10)에서 전하저장전극과의 콘택으로 예정된 부분의 제1층간절연막(20)을 제거하여 제1콘택홀(22)을 형성하고, 상기 제1콘택홀(22)을 메우는 제1콘택플러그(24)를 다결정실리콘으로 형성하여 평탄화된 상부 표면을 갖도록한다. 여기서 상기 제1콘택홀(22) 및 제1콘택플러그(24)는 비트라인 콘택 형성시에 함께 형성할 수도 있으며, SAC 공정에 의해 공정여유도 보다 크게 형성된다.
그후, 상기 구조의 전표면에 제2층간절연막(26)과 식각장벽층(40)을 순차적으로 형성하고, 상기 식각장벽층(40)상에 상기 제1콘택플러그(24)를 노출시키기 위한 감광막 패턴(42)를 형성한다. 여기서 상기 제1 및 제2층간절연막(20,26)은 BPSG, USG, TEOS 등의 산화막 재질로 형성되고, 상기 식각장벽층(40)은 질화막이나 산화질화막 또는 알루미늄 산화막으로 형성한다. (도 2a 참조).
그다음 상기 감광막 패턴(42)에 의해 노출되어있는 식각장벽층(40)과 제2층간절연막(26)을 순차적으로 제거하여 상기 제1콘택플러그(24)의 상부를 노출시키는 제2콘택홀(28)을 형성하고, 남아있는 감광막 패턴(42)을 제거한다. (도 2b 참조).
그후, 상기 구조의 전표면에 캡산화막(44)을 형성하되, 공정조건을 단차피복성이 나쁘게하여 상기 제2콘택홀(28)에 보이드(46)가 형성되도록한다. (도 2c 참조).
그다음 전하저장전극 마스크(도시되지 않음)를 사용하여 상기 식각장벽층(40)을 에치스톱으로하여 상기 캡산화막(44)을 식각하는 SAC 공정으로 상기 제2콘택홀(28)을 노출시킨다. 상기 SAC 공정은 제2콘택홀(28) 부분에 보이드(46)가 형성되어있어 에칭 타깃을 최소로 할 수 있어 상기 식각장벽층(40)의손상을 최소화 할 수 있으며, 상기의 SAC 식각공정은 식각장벽층(40)과 캡산화막(44)과의 고식각비를 가지게 하기 위하여 C-F계 가스 플라즈마를 사용하되, 바람직하게는 C/F의 비가 큰 C2F6,C3F8,C4F8,C5F8,C4F6등의 가스를 사용하며, 다시 선택비를 증가시키기 위하여 C-H-F계 가스, 예를들어 CH3F,CH2F2,C2HF5,C3H2F6등을 첨가하며, 플라즈마의 안정화를 위하여 Ar나 He등의 불활성가스를 혼합 사용할 수도 있다. (도 2d 참조).
그후, 상기 노출되어있는 제1콘택플러그(24)상의 제2콘택홀(28)내에 Ti/Tin 적층 구조의 장벽금속층으로된 제2콘택플러그(30)를 형성한다. 여기서 상기 제2콘택플러그(30)는 하부에 다결정실리콘을 형성하여 TiSix층이 형성되도록 할 수도 있으며, 상기 제2콘택플러그(30)가 상부만 노출되어있으므로 후속 공정에서 전하저장전극 이외의 다른 층들과 접촉되지 않는다. (도 2e 참조).
그다음 상기 캡산화막(44)의 홈 부분에 귀금속, 예를들어 Pt, Ir 또는 Ru등으로된 전하저장전극(32)을 형성한다. (도 2f 참조).
그후, 상기 캡산화막(44)을 제거하고, 상기 구조의 전표면에 고유전물질, 예를들어 BST, PZT 또는 Ta2O5등으로된 유전막(34)을 형성한다. (도 2g 참조).
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, SADD 공정으로 하부에 제1콘택플러그를 형성하고, 상부에 제2콘택홀을 형성한 후, 귀금속 전하저장전극을 정의하기 위한 캡산화막 패턴 형성시 상기 제2콘택홀에 보이드가 형성되도록하여 SAC 식각시 하부층의 손실을 최소화하고, 전하저장전극과 콘택과는 제2콘택플러그를 형성하면, 전하저장전극 마스크가 오정렬 되더라도, 제2콘택플러그가 고유전막과는 접촉되지않아 누설전류 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (12)

  1. 반도체기판 상에 마스크 절연막 패턴 및 절연막 스페이서로 둘러싸인 게이트전극과 소오스/드레인영역을 형성하는 공정과,
    상기 반도체기판에서 전하저장전극과의 콘택으로 예정된 부분 상에 형성된 제1콘택홀을 메우는 제1콘택플러그를 구비하는 제1층간절연막과,
    상기 구조의 전표면에 제2층간절연막과 식각장벽층을 순차적으로 형성하고, 상기 제1콘택플러그의 상부를 노출시키는 제2콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 캡산화막을 형성하되, 상기 제2콘택홀에 보이드가 형성되도록하는 공정과,
    상기 전하저장전극 마스크를 사용하여 상기 캡산화막을 패턴닝하여 제2콘택홀을 노출시키는 홈을 형성하는 공정과,
    상기 제1콘택홀 내부에 제2콘택플러그를 형성하는 공정과,
    상기 홈을 메우는 전하저장전극을 형성하는 공정과,
    상기 캡산화막을 제거하는 공정과,
    상기 구조의 전표면에 고유전막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1콘택플러그를 다결정실리콘으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1콘택홀 및 제1콘택플러그는 비트라인 콘택 형성시에 함께 형성되고, SAC 공정으로 형성되어 공정여유도 보다 크게 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2층간절연막을 BPSG, USG 또는 TEOS로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 식각장벽층을 질화막, 산화질화막 또는 알루미늄 산화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 캡산화막 식각공정을 식각장벽층과 캡산화막과의 고식각비를 가지게 하기 위하여 C-F계 가스 플라즈마를 사용하되, 바람직하게는 C/F의 비가 큰 C2F6,C3F8,C4F8,C5F8또는 C4F6가스를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 C-F계 가스에 C-H-F계 가스인 CH3F,CH2F2,C2HF5또는 C3H2F6을 첨가하는 것을 특징으로하는 반도체소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 식각가스에 Ar 또는 He 가스를 혼합 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2콘택플러그를 Ti/Tin 적층 구조의 장벽금속층으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2콘택플러그의 하부에 다결정실리콘을 형성하여 TiSix층이 형성되도록 하는 것을 특징으로하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 전하저장전극을 Pt, Ir 또는 Ru으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 유전막을 BST, PZT 또는 Ta2O5으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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