KR970063432A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따라, 리소그래피에 있어서 패턴과 패턴의 적층 정밀도를 증가시킬 수 있는 반도체 장치의 제조방법이 제공된다. 제1재료로 제조된 제1층이 형성된 후에, 제1정렬 마스크로서 작용하는 제1 및 제2슬릿이 제1층에 형성된다. 제1및 제2슬릿은 서로 대략 평행하게 일정 거리 떨어져 있다. 각각의 제1 및 제2슬릿은 제2재료로 채워진다. 그다음, 제3재료로 제조된 제2층이 제1층에 형성된다. 이어서, 제2층상에 마스크가 형성된다. 이 마스크는 제2정렬 마크로서 작용하는 제1패턴을 갖는다. 제2정렬 마크는 제1정렬 마크로서 작용하는 제1 및 제2슬릿과 중첩된다. 바람직하게, 제1정렬 마크는 캘리퍼스의 주 스케일을 제공하고, 제2정렬 마크는 캘리퍼스의 버니어 스케일을 제공한다.

Description

반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도는 제6a도 내지 제6g도의 제1실시예에 따른 방법에서 사용된 슬릿 (slit) 및 패턴의 중첩 상태와 적층에러의 측정 원리를 나타낸 평면도.

Claims (14)

  1. 반도체 장치에 있어서, 제1재료로 제조된 제1층과, 상기 제1층상에 형성된 제1패턴을 구비하며, 상기 제1층은 제1정렬 마스크로서 작용하는 제1 및 제2슬릿을 가지며, 상기 제1 및 제2슬릿은 서로 대략 평행하게 일정 거리 떨어져 있고, 각각의 상기 제1 및 제2슬릿은 제2재료로 채워지고, 상기 제1패턴은 상기 제1 및 제2슬릿과 중첩되고, 상기 제1패턴은 마스크상의 제2패턴의 이미지 또는 복제형이며, 상기 제2패턴은 제2정렬 마크로서 작용하고, 상기 제1패턴과 상기 제1층의 적층 정밀도는 상기 마스크상의 상기 제2패턴과 상기 제1 및 제2슬릿과의 적층상태를 판독함으로써 주어지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1정렬 마크는 캘리퍼스의 주 스케일을 제공하고, 상기 제2정렬 마크는 상기 캘리퍼스의 버니어 스케일을 제공하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1정렬 마크로서 작용하는 상기 제1슬릿과 제2슬릿간의 거리는, 상기 제2정렬마크로서 작용하는 상기 제1패턴의 폭 보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1층에 형성된 제3 및 제4슬릿을 더 포함하며, 상기 제3 및 제4슬릿은 서로 대략 평행하게 일정 거리 떨어져 있고, 상기 제3 및 제4슬릿은 각각 상기 제2재료로 채워지고, 상기 제1, 제2, 제3 및 제4슬릿들은 사각형을 형성되도록 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1, 제2, 제3 및 제4슬릿들을 포함하는 상기 제1정렬 마크가 외측 박스 마크로서 작용하고, 상기 제2정렬 마크가 내측 박스 마크로서 작용하는 것을 특징으로 하는 반도체 장치.
  6. 제6항에 있어서, 상기 제1재료는 유전체 재료이고 상기 제1층은 반도체 기판상에 형성된 층간 절연층으로 작용하고, 상기 제2재료는 도전체 재료이며, 상기 제3재료가 도전체 재료인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1층이 반도체 기판이고, 상기 제2재료가 유전체 재료인 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치의 제조 방법에 있어서, (a) 제1재료로 제조된 제1층을 형성하는 단계; (b) 제1정렬 마크로서 작용하며 서로 대략 평행하게 일정 거리 떨어져 있는 제1 및 제2슬릿을 상기 제1층에 형성하는 단계로서, 상기 제1 및 제2슬릿은 각각 제2재료로 채워지는 단계; (c) 제3재료를 제조된 제2층을 상기 제1층상에 형성하는 단계; (d) 제2정렬 마크로서 작용하는 제1패턴을 갖는 마스크를 상기 제2층상에 형성하는 단계로서, 상기 제2정렬 마크는 상기 제1정렬 마크로서 작용하는 제1 및 제2슬릿과 적층되는 단계; 및 (e) 상기 마스크를 이용하여 상기 제2층을 패터닝함으로써 상기 제1패턴의 이미지 또는 복제형인 제2패턴을 형성하는 단계를 구비하며; 상기 제2패턴과 상기 제1층의 적층 정밀도는 상기 단계(d)와 단계(e) 사이에서 상기 마스크상의 상기 제1패턴과 상기 제1 및 제2슬릿과의 적층상태를 판독함으로써 주어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1정렬 마크는 캘리퍼스의 주 스케일을 제공하고, 상기 제2정렬 마크는 상기 캘리퍼스의 버니어 스케일을 제공하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제1정렬 마크로서 작용하는 상기 제1슬릿과 제2슬릿간의 거리는, 상기 제2정렬마크로서 작용하는 상기 제1패턴의 폭 보다 작은 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제8항에 있어서, 상기 제1층은 제3 및 제4슬릿을 가지며, 상기 제3 및 제4슬릿은 서로 대략 평행하게 일정 거리 떨어져 있고, 상기 제3 및 제4슬릿은 각각 상기 제2재료로 채워지며, 상기 제1, 제2, 제3 및 제4슬릿들은 사각형을 형성되도록 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 제1, 제2, 제3 및 제4슬릿들을 포함하는 상기 제1정렬 마크가 외측 박스 마크로서 작용하고, 상기 제2정렬 마크가 내측 박스 마크로서 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제8항에 있어서, 상기 제1재료는 유전체 재료이고 상기 제1층은 반도체 기판상에 형성된 층간 절연층으로 작용하고, 상기 제2재료는 도전체 재료이며, 상기 제3재료가 도전체 재료인 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제8항에 있어서, 상기 제1층이 반도체 기판이고, 상기 제2재료가 유전체 재료인 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6076979A (en) * 1997-07-25 2000-06-20 Dainippon Screen Mfg. Co., Ltd. Method of and apparatus for supplying developing solution onto substrate
KR100268426B1 (ko) * 1998-05-07 2000-11-01 윤종용 반도체 장치의 제조 방법
JP2000012431A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6423627B1 (en) * 1998-09-28 2002-07-23 Texas Instruments Incorporated Method for forming memory array and periphery contacts using a same mask
JP3201362B2 (ja) 1998-10-27 2001-08-20 日本電気株式会社 半導体製造方法及び半導体装置
JP3348783B2 (ja) * 1999-07-28 2002-11-20 日本電気株式会社 重ね合わせ用マーク及び半導体装置
KR100318270B1 (ko) * 1999-12-16 2001-12-24 박종섭 반도체 소자의 오버레이 버어니어 형성방법
KR100567053B1 (ko) * 1999-12-16 2006-04-04 주식회사 하이닉스반도체 반도체 소자의 오버레이 측정패턴 형성방법
US7057299B2 (en) * 2000-02-03 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment mark configuration
US6603211B2 (en) * 2000-02-16 2003-08-05 Advanced Micro Devices, Inc. Method and system for providing a robust alignment mark at thin oxide layers
US6462818B1 (en) 2000-06-22 2002-10-08 Kla-Tencor Corporation Overlay alignment mark design
US7068833B1 (en) * 2000-08-30 2006-06-27 Kla-Tencor Corporation Overlay marks, methods of overlay mark design and methods of overlay measurements
US7541201B2 (en) 2000-08-30 2009-06-02 Kla-Tencor Technologies Corporation Apparatus and methods for determining overlay of structures having rotational or mirror symmetry
US6486954B1 (en) 2000-09-01 2002-11-26 Kla-Tencor Technologies Corporation Overlay alignment measurement mark
US20030002043A1 (en) 2001-04-10 2003-01-02 Kla-Tencor Corporation Periodic patterns and technique to control misalignment
JP3970546B2 (ja) * 2001-04-13 2007-09-05 沖電気工業株式会社 半導体装置及び半導体装置の製造方法
US7804994B2 (en) * 2002-02-15 2010-09-28 Kla-Tencor Technologies Corporation Overlay metrology and control method
US6664121B2 (en) * 2002-05-20 2003-12-16 Nikon Precision, Inc. Method and apparatus for position measurement of a pattern formed by a lithographic exposure tool
JP3519721B2 (ja) * 2002-07-01 2004-04-19 沖電気工業株式会社 半導体装置の合わせマーク
US7075639B2 (en) 2003-04-25 2006-07-11 Kla-Tencor Technologies Corporation Method and mark for metrology of phase errors on phase shift masks
US7608468B1 (en) 2003-07-02 2009-10-27 Kla-Tencor Technologies, Corp. Apparatus and methods for determining overlay and uses of same
US7346878B1 (en) 2003-07-02 2008-03-18 Kla-Tencor Technologies Corporation Apparatus and methods for providing in-chip microtargets for metrology or inspection
US7001835B2 (en) * 2003-11-21 2006-02-21 International Business Machines Corporation Crystallographic modification of hard mask properties
US7557921B1 (en) 2005-01-14 2009-07-07 Kla-Tencor Technologies Corporation Apparatus and methods for optically monitoring the fidelity of patterns produced by photolitographic tools
JP4680624B2 (ja) * 2005-02-15 2011-05-11 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4627448B2 (ja) * 2005-03-11 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US7598155B1 (en) * 2008-04-29 2009-10-06 Winbond Electronics Corp. Method of manufacturing an overlay mark
TWI470713B (zh) * 2010-07-08 2015-01-21 United Microelectronics Corp 半導體製程及其檢驗方法
US9927718B2 (en) 2010-08-03 2018-03-27 Kla-Tencor Corporation Multi-layer overlay metrology target and complimentary overlay metrology measurement systems
JP5737922B2 (ja) * 2010-12-14 2015-06-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体デバイスの製造方法
US8168474B1 (en) * 2011-01-10 2012-05-01 International Business Machines Corporation Self-dicing chips using through silicon vias
US10890436B2 (en) 2011-07-19 2021-01-12 Kla Corporation Overlay targets with orthogonal underlayer dummyfill
KR102029645B1 (ko) * 2013-01-14 2019-11-18 삼성전자 주식회사 맞춤형 마스크의 제조 방법 및 맞춤형 마스크를 이용한 반도체 장치의 제조 방법
US10451412B2 (en) 2016-04-22 2019-10-22 Kla-Tencor Corporation Apparatus and methods for detecting overlay errors using scatterometry
US11075169B2 (en) * 2018-12-19 2021-07-27 Micron Technology, Inc. Integrated-circuitry overlay alignment mark, a substrate comprising an overlay alignment mark, a method of forming an overlay alignment mark in the fabrication of integrated circuitry, and a method of determining overlay alignment in the fabrication of integrated circuitry

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5106432A (en) * 1989-05-16 1992-04-21 Oki Electric Industry Co., Ltd. Wafer alignment mark utilizing parallel grooves and process
JP3118899B2 (ja) * 1991-10-01 2000-12-18 日本電気株式会社 アライメントチェックパターン
JP2953942B2 (ja) * 1994-02-22 1999-09-27 山形日本電気株式会社 半導体装置
JPH07335721A (ja) * 1994-06-13 1995-12-22 Mitsubishi Electric Corp アライメントマークを有する半導体装置
US5756395A (en) * 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures

Also Published As

Publication number Publication date
JP2842360B2 (ja) 1999-01-06
US5949145A (en) 1999-09-07
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US6316328B1 (en) 2001-11-13
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