JP3137237B2

JP3137237B2 - 半導体装置の製造方法

Info

Publication number: JP3137237B2
Application number: JP09283260A
Authority: JP
Inventors: 隆一及川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-10-16
Filing date: 1997-10-16
Publication date: 2001-02-19
Anticipated expiration: 2017-10-16
Also published as: JPH11121321A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にステッパを用いたリソグラフィ工程に
おいて用いられる位置合わせマークの形成方法に関する
ものである。

【０００２】

【従来の技術】化合物半導体装置の製造工程中、ウェハ
スクライブ工程では、化合物半導体ウェハがＳｉウェハ
に較べて脆弱であるため、ダイシングソーよりもダイヤ
モンドスクライバーを、かつ針圧を小さくして用いるこ
とが多い。そのため、ウェハ上のスクライブ線上に素子
パターンが形成されていて凹凸があると針飛びが起こる
恐れがある。あるいは、化合物半導体ウェハに亀裂が生
じる恐れがある。したがって、化合物半導体のマスクパ
ターンにおいては、ステッパマークやノギス（バーニ
ア）等の製品デバイスとは関係ないパターンであって
も、スクライブ線上には配置せずに、製品チップ内に配
置するのが普通である。

【０００３】現状では量産品として入手可能な化合物半
導体ウェハはＳｉウェハよりもかなり小さいので、化合
物半導体装置においては、ステッパ露光の際のショット
サイズすなわちレチクルサイズはＳｉウェハよりも十分
に小さくなくてはならない。これは小さなウェハに対し
て大きなショットサイズを用いるとウェハの利用効率が
低下し、従って化合物半導体チップのコストが上昇して
しまうからである。このようにな小さなレチクル面積中
に製品デバイスの機能には関係しない、ステッパマーク
やノギス（バーニア）などのアクセサリ類を配置すると
チップの面積利用効率は著しく低下する。特に化合物半
導体装置は単機能・単素子デバイスの場合が多く、ステ
ッパマークとそれに付随するパターン配置禁止領域の面
積は単素子デバイスの面積に匹敵するか、あるいはむし
ろ大きな場合もある。

【０００４】従来の製造方法におけるステッパマーク配
置の一例を図１４に示す。必要なステッパマークの数は
製造工程によって変わってくるが、図１４の例はエピタ
キシャル基板を用いて以下の順にフォトレジストプロセ
ス（以下、ＰＲと記す：本願明細書においてはフォトレ
ジストパターンを利用したパターニング工程をも含む）
を行いＦＥＴを形成する場合の例である。（１）マーク
形成ＰＲ、（２）絶縁領域形成ＰＲ、（３）リセス形成
ＰＲ、（４）ゲート開口形成ＰＲ、（５）配線（１）形
成ＰＲ、（６）オーミック電極形成ＰＲ、（７）スルー
ホール形成ＰＲ、（８）配線（２）形成ＰＲ、…（以下
略）。概略の製造工程を図２（ａ）〜図４（ｋ）を参照
して説明する。まず、図２（ａ）の工程において、エピ
タキシャル基板に最初のＰＲ（マーク形成ＰＲ）を行
い、ウェットエッチにより最初の目合わせマークをマー
ク領域２５、２９、３３、３７、４１に形成する（図２
〜図４はＦＥＴ部断面なのでマークは見えていない）。
ここで形成した目合わせマークを用いてレジストパター
ンを形成しＢなどをイオン注入する絶縁領域形成ＰＲを
行い、素子領域を画定する〔図２（ｂ）〕。再び図２
（ａ）の工程で形成したマークを使って形成したレジス
トパターンによりリセス形成を行う（リセス形成ＰＲ）
〔図２（ｃ）〕。このとき同時にステッパマークをマー
ク領域２６、３０、３４、３８、４２に形成する。

【０００５】次に、レジストを除去した〔図２（ｄ）〕
後、ゲート酸化膜を形成し、リセス形成ＰＲで作ったス
テッパマークを使ってゲート開口を形成するためのフォ
トレジストパターンを形成し〔図３（ｅ）〕、ゲート酸
化膜２１をパターニングしてＦＥＴのゲート長の規定と
ステッパマークの形成（マーク領域３、６、９、１２、
１５に形成）を行う〔図３（ｆ）〕。その後、第１層目
の配線（ゲート配線）の形成材料を堆積し、図３（ｆ）
の工程で形成したステッパマークを使ってレジストパタ
ーンを形成し、ドライエッチングにより、配線（１）を
形成する〔配線（１）形成ＰＲ〕〔図３（ｈ）〕。また
同時にステッパマークをマーク領域２７、３１、３５、
３９、４３に形成し、次工程の目合わせマークとして用
いる。配線（１）形成ＰＲで形成したステッパマークを
使ってオーミック電極用開口形成ＰＲおよびオーミック
電極形成ＰＲを行った〔図４（ｉ）〕後、層間膜２４を
形成し、再び配線（１）形成ＰＲで形成したステッパマ
ークを使ってスルーホール形成ＰＲを行う〔図４
（ｊ）〕。これと同時に次工程で用いるステッパマーク
をマーク領域２８、３２、３６、４０、４４に形成す
る。その後、第２層目配線形成用の金属材料を堆積し、
スルーホール形成ＰＲで形成したステッパマークを使っ
て、レジストパターンを形成し、ドライエッチングなど
で配線（２）を形成する〔配線（２）形成ＰＲ〕〔図４
（ｊ）〕。配線（２）はメッキ法により形成されること
もある。以上で主要工程は完了し、この後は表面保護層
の形成などが行われる。

【０００６】上記の従来例でも示したように、一般に、
半導体製造プロセスにおいては同一のステッパマークを
全ＰＲ工程を通して使用することはまず行われない。そ
の理由は、第１に、工程が進行すると前の工程で形成し
たマークが次第に検出されにくくなるためであり、第２
に、高精度目合わせが要求されるレイヤー間は直接目合
わせを行う必要があるためである。第２の理由について
補足をしておく。例えば、上記の例で、リセスとゲート
開口間の目合わせ要求精度が高いとすると、リセス形成
ＰＲ、ゲート開口形成ＰＲをともにマーク形成ＰＲで形
成したマークを使う（間接目合わせ）よりも、リセス形
成ＰＲでマーク形成ＰＲで形成したマークを使い、ゲー
ト開口形成ＰＲではリセス形成ＰＲで形成したマークを
使う（直接目合わせ）方がより良好な結果が得られる。
なぜならステッパの目合わせ精度（の標準偏差）をσと
すると、２回の目合わせの間には相関がないので、リセ
ス−ゲート開口間の目合わせ精度は、前者の場合√２
σ、後者の場合σとなるからである。

【０００７】上記の従来例の場合、高精度目合わせが要
求されるレイヤーの対はリセス形成ＰＲ−ゲート開口形
成ＰＲ、ゲート開口形成ＰＲ−配線（１）形成ＰＲ、配
線（１）形成ＰＲ−オーミック電極形成ＰＲ、およびス
ルーホール形成ＰＲ−配線（２）形成ＰＲである。した
がって、リセス形成ＰＲ、ゲート開口形成ＰＲ、配線
（１）形成ＰＲ、スルーホール形成ＰＲの各工程および
絶縁領域形成ＰＲを行うためのマーク（マーク形成ＰＲ
で形成する）の５組のステッパマークと、目合わせずれ
を読むためのそれぞれの工程に対応したバーニアパター
ンが必要になる。このプロセスの場合に必要になるマー
クはステッパの仕様にもよるが以下の通りになる。な
お、括弧内の数字は図１４でのマーク領域を示す

【０００８】ウェハサーチマーク（Ｙ）：マーク形成Ｐ
Ｒマーク（２５）、リセス形成ＰＲマーク（２６）、ゲ
ート開口形成ＰＲ（３）、配線（１）形成ＰＲマーク
（２７）、スルーホール形成ＰＲマーク（２８）ウェハサーチマーク（θ）：マーク形成ＰＲマーク（２
９）、リセス形成ＰＲマーク（３０）、ゲート開口形成
ＰＲ（６）、配線（１）形成ＰＲマーク（３１）、スル
ーホール形成ＰＲマーク（３２）ウェハサーチマーク（Ｘ）：マーク形成ＰＲマーク（３
３）、リセス形成ＰＲマーク（３４）、ゲート開口形成
ＰＲ（９）、配線（１）形成ＰＲマーク（３５）、スル
ーホール形成ＰＲマーク（３６）フィールドマーク（Ｘ）：マーク形成ＰＲマーク（３
７）、リセス形成ＰＲマーク（３８）、ゲート開口形成
ＰＲ（１２）、配線（１）形成ＰＲマーク（３９）、ス
ルーホール形成ＰＲマーク（４０）フィールドマーク（Ｙ）：マーク形成ＰＲマーク（４
１）、リセス形成ＰＲマーク（４２）、ゲート開口形成
ＰＲ（１５）、配線（１）形成ＰＲマーク（４３）、ス
ルーホール形成ＰＲマーク（４４）このように合計２５個のマークが必要となる。

【０００９】ステッパマークの占める面積はステッパの
仕様にもよるが、マークパターン自体の面積と周辺のパ
ターン配置禁止領域を含めて、通常数１００μｍ×数１
００μｍの長方形である。またマークは複数種類用いる
のが普通である。図１４の例ではウェハの位置、回転を
検出するサーチマークＳｙ、Ｓθ、Ｓｘとショット毎の
正確な座標を確定するためのフィールドマークＦｘ、Ｆ
ｙの各５組を配置してある。これらのマークはチップ上
で面積を占める以外にも、素子パターン配置の自由度に
制限を加えることがある。たとえばＮＩＫＯＮ社の特定
のステッパに見られるように、ＳｙマークとＳθマーク
が特定の距離になければならない等である。またそれぞ
れの工程のマーク一式は通常、平行移動したときに互い
に重ならないように少しずつ相対位置をずらして配置さ
れる。ステッパマークも半導体チップも長方形であり、
長方形のものを長方形の空間に配置するときは各辺に平
行移動して配置したときが最も密にパターンを配置でき
るから、このような制限によってさらに無駄に面積を消
費することになる。また素子パターンの配置にも制限を
加えることになる。

【００１０】

【発明が解決しようとする課題】このように特に化合物
半導体装置では製品デバイスの機能には関係しない、ス
テッパマークやバーニアなどのアクセサリ類による無効
面積によって、チップの面積利用効率が低下し、１ウェ
ハあたりのチップ収量が減少して製造コストの上昇を招
いていた。本発明の課題は、上記の問題点を解決するこ
とであり、その目的は、ステッパマーク領域やバーニア
領域を再利用することによって上記の無効面積を減少さ
せ、１ウェハあたりのチップ収量増加させ、製造コスト
を低減することである。

【００１１】

【課題を解決するための手段】本発明による半導体装置
の製造方法は、（１）ストッパ層（１７、１９）を含むエピタキシャル
成長層を有する化合物半導体基板上の第１のマーク形成
領域に第１のステッパマークを形成する工程と〔図５
（ａ）〕、（２）前記化合物半導体基板上の第２のマーク形成領域
に前記第１のステッパマークを基準として第２のステッ
パマークを形成する工程と〔図５（ｃ）、図１２
（ｃ′）〕、（３）前記第１のステッパマークを除去する工程と〔図
５（ｇ）〕、（４）前記第１のマーク形成領域に第３のステッパマー
クを形成する工程と〔図５（ｊ）〕、を有し、前記第
（２）の工程においては、前記ストッパ層（１９）をエ
ッチングストッパとして前記第２のステッパマークを形
成することを特徴としている。あるいは、上記第（１）
〜第（４）の工程を有し、前記第（３）の工程において
は、前記ストッパ層（１７）をエッチングストッパとし
て前記第１のステッパマークを除去することを特徴とし
ている。

【００１２】［作用］本発明の半導体装置の製造方法
は、一度形成し位置合わせに利用したステッパマークを
除去し、同一領域に次工程以降に再びステッパマークを
形成する。すなわち、同一領域を複数回異なるステッパ
マークを形成するために用いるので、アクセサリー類の
占有面積が低減される。そして、そのことにより、半導
体素子の配置の自由度が改善され、半導体基板の面積利
用効率はさらに向上する。その結果、１ウェハあたりの
チップ収量が増加し、製造コストが削減される。

【００１３】

【発明の実施の形態】

［第１の実施の形態］図１のマーク配置図、図２〜図４
および図５〜図７の工程順断面図を用いて、本発明の望
ましい実施の形態について説明する。図２〜図４はＦＥ
Ｔ部、図５〜図７はマーク部（マーク形成ＰＲ等で形成
するマークとリセス形成ＰＲ等で形成するマーク）の断
面図である。本実施の形態において用いられる化合物半
導体基板は、基板１６上に、エッチストップ層（２）１
７、ＧａＡｓ層１８、エッチストップ層（１）１９およ
びＧａＡｓコンタクト層２０を順次エピタキシャル成長
させたエピタキシャル基板である。なお、図２〜図４に
おける（ａ）〜（ｊ）の各工程は、図５〜図７における
（ａ）〜（ｊ）の工程にそれぞれ対応しており、また図
５〜図７の左側はマーク形成ＰＲ／スルーホール形成Ｐ
Ｒ共用マーク領域での工程断面図、右側はリセス形成Ｐ
Ｒ／配線（１）形成ＰＲ共用マーク領域での工程断面図
である。製造工程は以下の通りである。まず、フォトレ
ジストパターンを形成後、ＧａＡｓ層１８の途中に適す
るまで、ＧａＡｓコンタクト層２０、エッチストップ層
（１）１９およびＧａＡＳ層１８をウェットエッチング
し、最初のステッパマークを図１に示す共用マーク領域
１、４、７、１０、１３に形成する（マーク形成ＰＲ）
〔図２（ａ）、図５（ａ）〕。次に、これらのマーク形
成ＰＲで形成したステッパマークを使ってフォトレジス
トパターン２２ａを形成し、Ｂ、Ｈなどのイオン注入に
より絶縁領域を形成し素子領域を規定する（絶縁領域形
成ＰＲ）〔図２（ｂ）、図５（ｂ）〕。

【００１４】フォトレジスト除去後、再びマーク形成Ｐ
Ｒで形成したマークを使ってフォトレジストパターン２
２ｂを形成し、これをマスクに用いて、エッチストップ
層（１）１９をストッパ層とする選択ドライエッチを行
って、ＧａＡｓコンタクト層２０をエッチングする。こ
の際同時に図１に示す共用マーク領域２、５、８、１
１、１４の領域にステッパマークを形成する（リセス形
成ＰＲ）〔図２（ｃ）、図５（ｃ）〕。このとき、マー
ク形成ＰＲでのマーク領域はフォトレジストでカバーし
ても、しなくてもどちらでもよいが本実施の形態ではカ
バーするものとする。フォトレジストでカバーしない場
合については後述する（図１２参照）。

【００１５】次に、ウェット処理によりフォトレジスト
パターン２２ｂおよびエッチストップ層（１）１９を除
去する〔図２（ｄ）、図５（ｄ）〕。続いて、ゲート酸
化膜２１を堆積し、リセス形成ＰＲで形成したステッパ
マークを用いてフォトレジストパターン２２ｃを形成す
る（ゲート開口形成ＰＲその１）〔図３（ｅ）、図６
（ｅ）〕。このとき、マーク形成ＰＲ／スルーホール形
成ＰＲ共用マーク領域１、４、７、１０、１３とリセス
形成ＰＲ／配線（１）形成ＰＲ共用マーク領域２、５、
８、１１、１４がレジストで覆われないようにする。そ
の後、ドライエッチでゲート酸化膜の窓あけを行い、素
子領域ではゲート長を規定し、各共用マーク領域１、
４、７、１０、１３、２、５、８、１１、１４ではゲー
ト酸化膜の除去を行う。同時に、次工程で使用するステ
ッパマークを図１に示すマーク領域３、６、９、１２、
１５に形成する（ゲート開口形成ＰＲその２）〔図３
（ｆ）、図６（ｆ）〕。次に、「ゲート開口形成ＰＲそ
の２」で形成したゲート酸化膜パターンをマスクとし
て、ＧａＡｓ層１８の選択ドライエッチ行い、ゲート開
口下のリセスを形成するとともに、マーク形成ＰＲで形
成したマークとリセス形成ＰＲで形成したマークを除去
する〔図３（ｇ）、図６（ｇ）〕。この際、エッチスト
ップ層（１）１９を除去し、かつ、エッチストップ層
（２）１７をストッパ層として機能させるために、エッ
チストップ層（１）の厚さ＜エッチストップ層（２）の
厚さに設定しておくことが好ましい。また、エッチスト
ップ層（１）の厚さは概ね１００Å以下が望ましい。こ
のようにしてステッパマークを除去した共有マーク領域
１、４、７、１０、１３、２、５、８、１１、１４に次
工程以降に別のマークを再形成する。すなわち、ゲート
配線を形成するための金属膜を堆積した後、ゲート開口
形成ＰＲで形成したマークを使ってフォトレジストパタ
ーンを形成し、これをマスクとして選択的にドライエッ
チング、イオンミリングなどを行って、ゲート配線とな
る配線（１）２３を形成する〔配線（１）形成ＰＲ〕
〔図３（ｈ）、図６（ｈ）〕。このとき、元リセス形成
ＰＲのマークがあった共用マーク領域２、５、８、１
１、１４には新たにステッパマークが形成される。

【００１６】次に、配線（１）形成ＰＲで再形成したス
テッパマークを用いたＰＲによりゲート酸化膜２１を選
択的に除去してオーミック電極形成用開口を形成し、オ
ーミック電極形成用材料の堆積の後、再び配線（１）形
成ＰＲで形成したステッパマークを用いたＰＲを行って
オーミック電極４５を形成する（オーミック電極形成Ｐ
Ｒ）〔図４（ｉ）、図７（ｉ）〕。次に、層間膜２４を
堆積し、配線（１）形成ＰＲで再形成したステッパマー
クを用いてフォトレジストパターン２２ｄを形成し、こ
れをマスクに層間膜２４を選択的にドライエッチしてス
ルーホールを形成する（スルーホール形成ＰＲ）〔図４
（ｊ）、図７（ｊ）〕。このとき、元マーク形成ＰＲの
マークがあった共有マーク領域１、４、７、１０、１３
には、次工程の配線（２）形成ＰＲにて使用されるステ
ッパマークが新たに形成される。続いて、第２層目配線
用の金属材料の堆積を行った後、フォトレジストパター
ンの形成と、ドライエッチまたはイオンミリングを行っ
て配線（２）４６を形成する（配線（２）形成ＰＲ）
〔図４（ｋ）、図７（ｋ）〕。配線（２）はメッキ配線
が使われることもある。

【００１７】以上説明したように、ゲートリセス形成Ｐ
Ｒ〔図３（ｇ）、図６（ｇ）〕において、リセス形成工
程で形成したステッパマークおよびマーク形成工程で形
成したステッパマークを除去し、同じ領域に図３
（ｈ）、図６（ｈ）以降の工程でステッパマークを再形
成するので、図１に示すように、チップ内に配置された
マーク面積は従来（図１４）よりも２組分削減されて３
組分となる。したがって、チップ内に占めるマークによ
る無効面積は約４０％削減される。このとき、素子パタ
ーン配置の自由度が向上するため、実質的な無効面積は
さらに減少すると考えられる。さらに、上記説明では省
略したが、ステッパマークと対になって目合せずれを読
みとるためのバーニアも形成されるので、同様にしてそ
の分無効面積を削減することができる。

【００１８】なお、マーク領域の再利用の仕方につい
て、上記の実施の形態ではリセス形成ＰＲのマーク領域
に配線（１）形成ＰＲでステッパマークを再形成し、マ
ーク形成ＰＲのマーク領域にスルーホール形成ＰＲでス
テッパマークを再形成していたが、この関係を逆にして
もよい。すなわち、マーク形成ＰＲでマークを形成した
マーク領域に配線（１）形成ＰＲでマークを再形成し、
リセス形成ＰＲでマークを形成したマーク領域にスルー
ホール形成ＰＲでマークを再形成してもよい。

【００１９】［第２の実施の形態］この第２の実施の形
態では、先の実施の形態で２度行っていた半導体層の選
択ドライエッチがゲートリセス形成工程の１回だけとな
る。そのため、エッチストップ層（１）は不要となる。
また、本実施の形態での各ＰＲ工程でのステッパマーク
の使い方は前述の第１の実施の形態の場合と同様であ
る。まず、図２（ａ）に示されるエピタキシャル基板か
らエッチストップ層（１）を除去した構造のエピタキシ
ャル基板を形成し、ＧａＡｓ層１８の途中までＧａＡｓ
コンタクト層２０とＧａＡｓ層１８をウェットエッチで
エッチングして最初のマークを形成する（マーク形成Ｐ
Ｒ）〔図８（ａ）、図１０（ａ）〕。続いて、絶縁領域
形成ＰＲを行って、絶縁領域を形成して素子領域を画定
する〔図８（ｂ）、図１０（ｂ）〕。続いて、フォトレ
ジストパターン２２ｂをマスクにウェットエッチによ
り、ＧａＡｓ層１８の途中までエッチングしてリセスを
形成する（リセス形成ＰＲ）〔図８（ｃ）、図１０
（ｃ）〕。このとき、マーク形成ＰＲで形成したマーク
領域はフォトレジストパターンで覆われていても覆われ
ていなくともよいが、本実施の形態では覆われているも
のとする。覆われていない場合については後述する（図
１３参照）。

【００２０】次に、フォトレジストパターンを除去し
〔図８（ｄ）、図１０（ｄ）〕、ゲート酸化膜２１を形
成した後、ゲート開口形成用のフォトレジストパターン
２２ｃを形成する（ゲート開口形成ＰＲその１）〔図９
（ｅ）、図１１（ｅ）〕。このレジストパターン２２ｃ
をマスクにゲート酸化膜をドライエッチングして、ゲー
ト酸化膜にゲート開口を形成し、フォトレジストを除去
する（ゲート開口形成ＰＲその２）〔図９（ｆ）、図１
１（ｆ）〕。この工程でゲート長の規定と、既にマーク
が形成されている共通マーク領域の窓あけが行われる。
また、同時に次工程で用いられるステッパマークも形成
される。

【００２１】先の工程で形成された酸化膜パターンをマ
スクとしてエッチストップ層（２）１７をストッパにし
てＧａＡｓ層１８に対し選択ドライエッチを行うと、ゲ
ートリセスが形成されるとともに、マーク（マーク形成
ＰＲのマークおよびリセス形成ＰＲのマーク）が除去さ
れる（ゲートリセス形成ＰＲ）〔図９（ｇ）、図１１
（ｇ）〕。これ以降の工程は先の実施の形態の場合であ
る。前述の第１の実施の形態の場合と同様に、マーク形
成ＰＲのマーク領域とリセス形成ＰＲのマーク領域の再
利用の仕方は上記の説明と逆であってもよい。

【００２２】［第３、４の実施の形態］図５（ｃ）およ
び図１０（ｃ）の工程において、マーク形成ＰＲで形成
したマーク領域をフォトレジストで覆わなかった場合
を、それぞれ第３、第４の実施の形態として図１２、図
１３を参照して説明する。リセス形成ＰＲにおいて、Ｇ
ａＡｓコンタクト層２０がエッチングされ〔図１２
（ｃ′）〕、続いてエッチストップ層（１）１９が除去
される〔図１２（ｄ′）〕。その後、ゲート酸化膜２１
でカバーされ〔図１２（ｅ′）〕、マーク上のゲート酸
化膜が除去される〔図１２（ｆ′）〕。これ以降の工程
は、図６（ｇ）〜図７（ｊ）に示される第１の実施の形
態の場合と同様である。第２の実施の形態に対して、第
４の実施の形態では、リセス形成ＰＲにおいて、ＧａＡ
ｓコンタクト層２０がエッチングされる〔図１３
（ｃ′）、図１３（ｄ′）〕。その後、ゲート酸化膜２
１でカバーされ〔図１３（ｅ′）〕、マーク領域上のゲ
ート酸化膜が除去される〔図１３（ｆ′）〕。これ以降
の工程は、図１１（ｇ）に示される第２の実施の形態の
場合と同様である。

【００２３】

【実施例】次に、図１〜図１１を参照して本発明の実施
例について詳細に説明する。チップ内に配置したステッ
パマークは、ウェハサーチマーク（Ｙおよびθ）がマー
ク形成ＰＲ／スルーホール形成ＰＲ共用マーク領域１お
よび４、リセス形成ＰＲ／配線（１）形成ＰＲ共用マー
ク領域２および５、ゲート開口形成ＰＲマーク領域３お
よび６、ウェハサーチマーク（Ｘ）がマーク形成ＰＲ／
スルーホール形成ＰＲ共用マーク領域７、リセス形成Ｐ
Ｒ／配線（１）形成ＰＲ共用マーク領域８、ゲート開口
形成ＰＲマーク領域９、フィールドマーク（Ｘ）が、マ
ーク形成ＰＲ／スルーホール形成ＰＲ共用マーク領域１
０、リセス形成ＰＲ／配線（１）形成ＰＲ共用マーク領
域１１、ゲート開口形成ＰＲマーク領域１２、フィール
ドマーク（Ｙ）が、マーク形成ＰＲ／スルーホール形成
ＰＲ共用マーク領域１３、リセス形成ＰＲ／配線（１）
形成ＰＲ共用マーク領域１４、ゲート開口形成ＰＲマー
ク領域１５である。

【００２４】本発明の第１の実施例において使用する基
板は、半絶縁性ＧａＡｓ基板上にＭＯＣＶＤ法により半
導体層を気相成長させたエピタキシャル基板である。図
２〜１１ではエッチングストップ層（２）１７より下は
まとめて基板と表示してあるが、実際にはこの下にさら
にＧａＡｓチャネル層が形成されている。エピタキシャ
ル構造は、半絶縁性ＧａＡｓ基板上に、ＧａＡｓバッフ
ァ層、ＧａＡｓチャネル層、厚さ３００Å程度のＡｌＧ
ａＡｓからなるエッチングストップ層（２）１７、厚さ
２００Å程度のノンドープのＧａＡｓ層１８、厚さ５０
ÅのＡｌＧａＡｓからなるエッチングストップ層（１）
１９、ｎ導電型のＧａＡｓコンタクト層２０である。

【００２５】図２〜図７に係る本発明の第１の実施例の
製造工程を説明する。最初に、マーク形成ＰＲとして、
ウェットエッチングにより共用マーク領域１、４、７、
１０、１３にそれぞれステッパマークとバーニアパター
ンを形成した。次に、これらのマークを使って目合わせ
露光を行い素子分離のためのフォトレジストパターンを
形成して、注入エネルギー１００ｋｅＶでＢ⁺ を注入し
て、隣接素子間の分離を行った。次に、再び前記のマー
クを使って目合わせ露光を行い、リセス形成用のフォト
レジストパターンを形成し、エッチストップ層（１）１
９を使ってＧａＡｓコンタクト層２０を選択ドライエッ
チして、素子領域にリセスを形成するとともに共用マー
ク領域２、５、８、１１、１４にステッパマークとバー
ニアパターンを形成した。その後、ゲート酸化膜２１の
ＣＶＤ成長ならびにゲート開口形成ＰＲを行い、図３
（ｆ）および図６（ｆ）の状態に加工した。このゲート
開口形成ＰＲにより、素子領域ではＴ型ゲートのゲート
長が規定され、共用マーク領域では両方の共用マーク領
域がともに窓あけされる。次に、ゲート酸化膜をマスク
とする選択ドライエッチにより、ゲートリセスを形成す
るとともにマークパターンを形成しているｎ型のＧａＡ
ｓコンタクト層２０とその下のエッチストップ層（１）
１９を除去した。このとき、エッチストップ層（２）１
７は表面側のエッチストップ層１９に較べて十分に厚い
ため、ストップ層１９は除去されるがエッチングの進行
は下側のストップ層１７で停止する。その後、リセス形
成ＰＲでマークを形成したマーク領域に、配線（１）の
形成工程において新たにマークを形成し直した。さらに
マーク形成ＰＲのマーク領域にはスルーホール形成工程
においてマークを形成し直した。この実施例により、従
来と同等の特性のＦＥＴを約１０％の収量増加で得るこ
とができた。

【００２６】次に、図８〜図１１を参照して本発明の第
２の実施例について説明する。第２の実施例では、第１
の実施例で使用したエピタキシャル基板からエッチスト
ップ層（１）１９が除去されたエピタキシャル基板が使
用された。この実施例において、各ＰＲ工程でのステッ
パマークの使い方は前述の第１の実施例の場合と同じで
ある。まず、最初のマークをウェットエッチで形成した
（マーク形成ＰＲ）〔図８（ａ）、図１０（ａ）〕。エ
ッチング深さはＧａＡｓ層１８の途中までとした。続い
て、絶縁領域形成ＰＲとして、Ｂ⁺ の注入を行って絶縁
領域を形成し〔図８（ｂ）、図１０（ｂ）〕、リセス形
成ＰＲにおいて、ウェットエッチにより、ＧａＡｓ層１
８の途中までエッチングを行った。このとき、マーク形
成ＰＲでマークを形成したマーク領域はフォトレジスに
より被覆した〔図８（ｃ）、図１０（ｃ）〕。次に、レ
ジストを除去し〔図８（ｄ）、図１０（ｄ）〕、ＣＶＤ
法によりゲート酸化膜を堆積した後、ゲート開口形成Ｐ
Ｒにより、ゲート酸化膜を選択的に除去して、素子領域
でゲート長の規定を行うと共に、両共用マーク領域の窓
あけを行った〔図９（ｅ）、図１１（ｅ）；図９
（ｆ）、図１１（ｆ）〕。次に、ゲート酸化膜をマスク
としエッチストップ層（２）１７をストッパにしてＧａ
Ａｓ層１８に対して選択ドライエッチを行って、ゲート
リセスを形成するとともに両共用マスク領域のマーク
（マーク形成ＰＲのマークおよびリセス形成ＰＲのマー
ク）の除去を行った〔図９（ｇ）、図１１（ｇ）〕。こ
れ以降、第１の実施例と同様の工程を行ったところ、従
来例で形成した製品と同様の特性のＦＥＴを、約１０％
の収量増で得ることができた。

【００２７】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、一度マーク形成のために利用した領域
をそのマークを除去した後に再び他のマークの形成領域
として利用するものであるので、チップ内に占めるステ
ッパマークやバーニアなどのアクセサリ類による無効面
積を低減することができ、その結果１ウェハあたりのチ
ップ収量が増加させ製造コストが低減することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明するマークの配置
図。

【図２】本発明の第１の実施の形態および第１の実施
例を説明するための素子領域での工程断面図の一部。

【図３】本発明の第１の実施の形態および第１の実施
例を説明するための、図２の工程に続く工程での工程断
面図の一部。

【図４】本発明の第１の実施の形態および第１の実施
例を説明するための、図３の工程に続く工程での工程断
面図。

【図５】本発明の第１の実施の形態および第１の実施
例を説明するためのマーク形成領域での工程断面図の一
部。

【図６】本発明の第１の実施の形態および第１の実施
例を説明するための、図５の工程に続く工程での工程断
面図の一部。

【図７】本発明の第１の実施の形態および第１の実施
例を説明するための、図６の工程に続く工程での工程断
面図。

【図８】本発明の第２の実施の形態および第２の実施
例を説明するための素子領域での工程断面図の一部。

【図９】本発明の第２の実施の形態および第２の実施
例を説明するための、図８の工程に続く工程での工程断
面図。

【図１０】本発明の第２の実施の形態および第２の実
施例を説明するためのマーク形成領域での工程断面図の
一部。

【図１１】本発明の第２の実施の形態および第２の実
施例を説明するための、図１０の工程に続く工程での工
程断面図。

【図１２】本発明の第３の実施の形態を説明するため
のマーク形成領域での工程断面図の一部。

【図１３】本発明の第４の実施の形態を説明するため
のマーク形成領域での工程断面図の一部。

【図１４】従来のマークの配置図。

【符号の説明】Ｓｙサーチマーク（Ｙ）Ｓθ サーチマーク（θ）Ｓｘサーチマーク（Ｘ）Ｆｘフィールドマーク（Ｘ）Ｆｙフィールドマーク（Ｙ）１マーク形成ＰＲ／スルーホール形成ＰＲ共用マーク
領域（Ｓｙ）２リセス形成ＰＲ／配線（１）形成ＰＲ共用マーク領
域（Ｓｙ）３ゲート開口形成ＰＲマーク領域（Ｓｙ）４マーク形成ＰＲ／スルーホール形成ＰＲ共用マーク
領域（Ｓθ）５リセス形成ＰＲ／配線（１）形成ＰＲ共用マーク領
域（Ｓθ）６ゲート開口形成ＰＲマーク領域（Ｓθ）７マーク形成ＰＲ／スルーホール形成ＰＲ共用マーク
領域（Ｓｘ）８リセス形成ＰＲ／配線（１）形成ＰＲ共用マーク領
域（Ｓｘ）９ゲート開口形成ＰＲマーク領域（Ｓｘ）１０マーク形成ＰＲ／スルーホール形成ＰＲ共用マー
ク領域（Ｆｘ）１１リセス形成ＰＲ／配線（１）形成ＰＲ共用マーク
領域（Ｆｘ）１２ゲート開口形成ＰＲマーク領域（Ｆｘ）１３マーク形成ＰＲ／スルーホール形成ＰＲ共用マー
ク領域（Ｆｙ）１４リセス形成ＰＲ／配線（１）形成ＰＲ共用マーク
領域（Ｆｙ）１５ゲート開口形成ＰＲマーク領域（Ｆｙ）１６基板１７エッチストップ層（２）１８ＧａＡｓ層１９エッチストップ層（１）２０ＧａＡｓコンタクト層２１ゲート酸化膜２２ａ〜２２ｄフォトレジストパターン２３配線（１）２４層間膜２５マーク形成ＰＲマーク領域（Ｓｙ）２６リセス形成ＰＲマーク領域（Ｓｙ）２７配線（１）形成ＰＲマーク領域（Ｓｙ）２８スルーホール形成ＰＲマーク領域（Ｓｙ）２９マーク形成ＰＲマーク領域（Ｓθ）３０リセス形成ＰＲマーク領域（Ｓθ）３１配線（１）形成ＰＲマーク領域（Ｓθ）３２スルーホール形成ＰＲマーク領域（Ｓθ）３３マーク形成ＰＲマーク領域（Ｓｘ）３４リセス形成ＰＲマーク領域（Ｓｘ）３５配線（１）形成ＰＲマーク領域（Ｓｘ）３６スルーホール形成ＰＲマーク領域（Ｓｘ）３７マーク形成ＰＲマーク領域（Ｆｘ）３８リセス形成ＰＲマーク領域（Ｆｘ）３９配線（１）形成ＰＲマーク領域（Ｆｘ）４０スルーホール形成ＰＲマーク領域（Ｆｘ）４１マーク形成ＰＲマーク領域（Ｆｙ）４２リセス形成ＰＲマーク領域（Ｆｙ）４３配線（１）形成ＰＲマーク領域（Ｆｙ）４４スルーホール形成ＰＲマーク領域４５オーミツク電極４６配線（２）

Claims

(57)【特許請求の範囲】

【請求項１】（１）ストッパ層（１７、１９）を含む
エピタキシャル成長層を有する化合物半導体基板上の第
１のマーク形成領域に第１のステッパマークを形成する
工程と〔図５（ａ）〕、（２）前記化合物半導体基板上の第２のマーク形成領域
に前記第１のステッパマークを基準として第２のステッ
パマークを形成する工程と〔図５（ｃ）、図１２
（ｃ′）〕、（３）前記第１のステッパマークを除去する工程と〔図
６（ｇ）〕、（４）前記第１のマーク形成領域に第３のステッパマー
クを形成する工程と〔図７（ｊ）〕、を有し、前記第（２）の工程においては、前記ストッパ
層（１９）をエッチングストッパとして前記第２のステ
ッパマークを形成することを特徴とすることを特徴とす
る半導体装置の製造方法。
【請求項２】前記ストッパ層が、下層ストッパ層と上
層ストッパ層とに分かれて形成されており、かつ、前記
第（２）の工程においては、上層ストッパ層がエッチン
グストッパとして用いられることを特徴とする請求項１
記載の半導体装置の製造方法。
【請求項３】前記上層ストッパ層が１００Å以下のＡ
ｌＧａＡｓ層によって構成されていることを特徴とする
請求項２記載の半導体装置の製造方法。
【請求項４】前記第（３）の工程においては、前記第
１のステッパマークは前記下層ストッパ層をエッチング
ストッパとして除去されることを特徴とする請求項２ま
たは３記載の半導体装置の製造方法。
【請求項５】前記下層ストッパ層の膜厚が前記上層ス
トッパ層の膜厚より厚いことを特徴とする請求項２〜４
の何れかに記載の半導体装置の製造方法。
【請求項６】（１）ストッパ層（１７、１９）を含む
エピタキシャル成長層を有する化合物半導体基板上の第
１のマーク形成領域に第１のステッパマークを形成する
工程と〔図５（ａ）、図１０（ａ）〕、（２）前記化合物半導体基板上の第２のマーク形成領域
に前記第１のステッパマークを基準として第２のステッ
パマークを形成する工程と〔図５（ｃ）、図１０
（ｃ）、図１２（ｃ′）、図１３（ｃ′）〕、（３）前記第１のステッパマークを除去する工程と〔図
６（ｇ）、図１１（ｇ）〕、（４）前記第１のマーク形成領域に第３のステッパマー
クを形成する工程と〔図７（ｊ）〕、を有し、前記第（３）の工程においては、前記ストッパ
層（１７）をエッチングストッパとして前記第１のステ
ッパマークを除去することを特徴とすることを特徴とす
る半導体装置の製造方法。
【請求項７】前記第３のステッパマークは、前記第２
のステッパマークを基準として第３のマーク形成領域に
形成された第４のステッパマークを基準として形成され
ることを特徴とする請求項１〜６の何れかに記載の半導
体装置の製造方法。
【請求項８】前記第（３）の工程において、前記第１
のステッパマークと同時に前記第２のステッパマークも
除去することを特徴とする請求項１〜７の何れかに記載
の半導体装置の製造方法。
【請求項９】各ステッパマークには、それぞれバーニ
アパターンが付随していることを特徴とする請求項１〜
８の何れかに記載の半導体装置の製造方法。