JP2001237291A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ゲートの寸法管理精度を向上できる半導体装
置を提供する。 【解決手段】 本発明に係る半導体装置は、セルフアラ
イン方式で形成された段差を有するウエル１５，１６
と、このウエル上に形成された段差を有するＬＯＣＯＳ
酸化膜２１〜２３と、このＬＯＣＯＳ酸化膜及びウエル
の上に形成されたモニター用ポリシリコンパターン１３
と、を具備する。このモニター用ポリシリコンパターン
１３は、チップ領域内の実パターンであるゲートパター
ンの寸法を管理するためのものであり、上記ゲートパタ
ーンの下には、上記ウエル１５，１６に対応するウエル
及び上記ＬＯＣＯＳ酸化膜２１〜２３に対応するＬＯＣ
ＯＳ酸化膜が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップ内の実パタ
ーンの寸法を管理するためのモニター用パターンを有す
る半導体装置に関する。

【０００２】

【従来の技術】年々、ＬＳＩの高集積化、高密度化が進
み、それに伴ない半導体素子の微細化も進んでいる。こ
の高密度な微細加工技術に合わせて、ゲート電極の寸法
管理も重要となっている。

【０００３】図４は、従来の半導体装置を示す平面図で
ある。この半導体装置は、スクライブライン１０１のあ
る領域に設けられたモニター用ポリシリコンパターン１
０３である。このポリシリコンパターン１０３は、ポリ
シリコン膜をパターニングすることによりチップ領域に
ゲート電極を形成する際に同時に形成した寸法測定用の
パターンである。このパターン１０３は、中央の長いラ
インパターンと、その両側に形成された短いラインパタ
ーンと、から構成されている。

【０００４】このモニター用ポリシリコンパターン１０
３が形成された後（即ちゲート電極が形成された後）、
このパターン１０３の寸法を測定し、その測定結果から
ゲート電極の寸法管理を行う。

【０００５】

【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、チップ領域に形成したゲート電極の下
地の段差状態とモニター用ポリシリコンパターン１０３
の下地の段差状態が異なっている。つまり、ゲート電極
の下地には素子分離膜やウエルの段差があるが、モニタ
ー用ポリシリコンパターン１０３の下地には、素子分離
膜による段差やウエル段差が形成されていない。このよ
うに両者の下地の段差状態が異なるため、モニター用ポ
リシリコンパターン１０３の寸法測定結果が、チップ内
の実パターンの寸法を正確に反映していないことがあ
る。従って、このモニター用ポリシリコンパターン１０
３では寸法測定精度が十分ではない。

【０００６】また、モニター用ポリシリコンパターン１
０３では、チップ内の実パターンに対してパターンの疎
密に差があり、必ずしも実パターン寸法を正確に反映し
ていないことがある。従って、この点でも寸法測定精度
が十分ではない。

【０００７】また、スクライブラインにモニター用トラ
ンジスタを形成し、その寸法測定を行うことにより、ゲ
ートの寸法管理を行う方法もある。しかし、この方法で
は、モニター用トランジスタとチップ内の実パターンに
おいてパターンの疎密に差があることから、十分な寸法
管理精度を得ることができない。

【０００８】また、チップ内の実パターンであるゲート
電極の寸法を測定することにより、ゲートの寸法管理を
行う方法もある。しかし、この方法では、同一プロセス
で製造されるが製品は異なる異種機種間において互いの
寸法比較を単純に行うことができない。その理由は、同
一プロセスの異種機種間では必ずしも同一のチップ内実
パターンが存在するとは限らないためである。従って、
この方法でも十分な寸法管理精度を得ることができな
い。

【０００９】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ゲートの寸法管理精度を
向上できる半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明に係る半導体装置
は、セルフアライン方式で形成された段差を有するウエ
ルと、このウエル上に形成された段差を有する素子分離
膜と、この素子分離膜及びウエルの上に形成されたモニ
ター用パターンと、を具備し、上記モニター用パターン
は、チップ領域内の実パターンであるゲートパターンの
寸法を管理するためのものであり、上記ゲートパターン
の下には、上記ウエルに対応するウエル及び上記素子分
離膜に対応する素子分離膜が形成されていることを特徴
とする。

【００１１】上記半導体装置によれば、チップ領域に形
成した実パターンであるゲートパターンの下地の段差状
態をモニター用パターンの下地に反映させている。即
ち、セルフアライン方式によるウエル段差、素子分離膜
の段差によるゲートの太りや細りをモニター用パターン
にも反映させることができ、Ｎウエルアクティブ上、Ｎ
ウエルＬＯＣＯＳ上、Ｐウエルアクティブ上、Ｐウエル
ＬＯＣＯＳ上それぞれのゲート寸法の測定が可能とな
る。このため、モニター用パターンの寸法測定の精度を
十分に高めることができる。従って、ゲートパターンの
寸法管理精度を向上させることができる。

【００１２】また、本発明に係る半導体装置において
は、上記モニター用パターンが、スクライブライン又は
チップ領域の外周部に形成されていることが好ましい。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。

【００１４】図１は、本発明の実施の形態による半導体
装置を示す平面図である。図２は、図１に示す２−２線
に沿った断面図である。図３は、図１に示す３−３線に
沿った断面図である。

【００１５】図１に示す半導体装置は、スクライブライ
ン１１上に設けられたモニター用ポリシリコンパターン
１３である。このパターン１３は、セルフアラインによ
りＰウエル、Ｎウエルを形成し、ＬＯＣＯＳ酸化膜によ
り素子分離を行うＣＭＯＳトランジスタを用いた半導体
装置のゲートの寸法を管理するためのパターンである。
このパターン１３は、パターン幅とスペース（パターン
１３の間隔）をプロセスのデザインルールから決め、チ
ップ領域内の実パターンであるゲートパターンの疎密及
び寸法を反映させたパターンである。モニター用ポリシ
リコンパターン１３は、互いに略平行な５つ程度以上の
ラインパターンにより構成されており、チップ内の実パ
ターンに対してパターンの疎密に差がない。

【００１６】モニター用ポリシリコンパターン１３の下
には、図１に示すように、Ｎウエル１５とＰウエル１６
からなるツインウエル、ゲート酸化膜及び第１〜第３の
ＬＯＣＯＳ酸化膜２１〜２３が配置されている。このモ
ニター用ポリシリコンパターン１３の下地は、チップ領
域内の実パターンであるゲートパターンの下地を反映さ
せたものである。つまり、モニター用ポリシリコンパタ
ーン１３の下地の段差状態は、実パターンであるゲート
パターンの下地の段差状態が反映したものである。

【００１７】Ｎウエル１５とＰウエル１６はウエル境界
１４により分離されている。第１〜第３のＬＯＣＯＳ酸
化膜２１〜２３は、互いに略平行なラインパターンから
なり、ポリシリコンパターン１３に対して交差するよう
に配置されている。

【００１８】次に、上記半導体装置の製造方法について
説明する。

【００１９】まず、図２に示すように、チップ領域内及
びスクライブラインそれぞれにおけるシリコン基板１０
にセルフアラインによりＮウエル１５及びＰウエル１６
を形成する。すなわち、シリコン基板１０上に窒化膜
（図示せず）を堆積し、この窒化膜上にＰウエル形成領
域上に位置するレジスト膜を設け、このレジスト膜をマ
スクとして窒化膜をエッチングする。次に、このレジス
ト膜及び窒化膜をマスクとしてＮ型不純物をイオン注入
することにより、シリコン基板１０にはＮウエル１５が
形成される。次に、上記レジスト膜を剥離した後、窒化
膜をマスクとしてシリコン基板表面に熱酸化を行うこと
により、Ｎウエル１５上に酸化膜を形成する。この酸化
膜を形成する際にシリコン基板中のシリコンが消費され
るため、Ｎウエル表面とＰウエル表面にはウエル段差が
形成される。次に、上記窒化膜を剥離した後、この酸化
膜をマスクとしてＰ型不純物をイオン注入することによ
り、シリコン基板１０にはＰウエル１６が形成される。
次に、上記酸化膜を剥離する。

【００２０】この後、素子分離のためチップ領域内及び
スクライブラインそれぞれにおけるシリコン基板１０の
表面に熱酸化法により第１〜第３のＬＯＣＯＳ酸化膜２
１〜２３を設ける。次に、ＬＯＣＯＳ酸化膜の相互間の
シリコン基板表面に熱酸化法によりゲート酸化膜１９を
形成する。

【００２１】この後、図２及び図３に示すように、チッ
プ領域内及びスクライブラインそれぞれにおけるゲート
酸化膜１９及びＬＯＣＯＳ酸化膜２１〜２３の上にポリ
シリコン膜を堆積する。次に、このポリシリコン膜をパ
ターニングすることにより、スクライブラインにおける
ゲート酸化膜１９及びＬＯＣＯＳ酸化膜の上にはモニタ
ー用ポリシリコンパターン１３が形成され、チップ領域
内におけるゲート酸化膜及びＬＯＣＯＳ酸化膜の上には
ゲート電極パターン（図示せず）が形成される。この
際、モニター用ポリシリコンパターン１３は、チップ領
域内のゲート電極パターンに対してパターンの疎密に差
がない。

【００２２】次に、アクティブ上に位置するモニター用
ポリシリコンパターン１３のパターン幅及びスペースな
どの寸法を測定し、その測定結果からゲート電極の寸法
管理を行う。また、その測定結果が規格外である場合や
規格内であっても必要な場合は、素子分離膜であるＬＯ
ＣＯＳ酸化膜上に位置するモニター用ポリシリコンパタ
ーン１３の寸法を測定する。これにより、ゲートの寸法
の異常などの解析を行うことが可能となる。

【００２３】上記実施の形態によれば、チップ領域に形
成した実パターンであるゲートパターンの下地の段差状
態をモニター用ポリシリコンパターン１３の下地に反映
させている。即ち、セルフアライン方式によるウエル段
差、ＬＯＣＯＳ酸化膜の段差によるゲートの太りや細り
をモニター用ポリシリコンパターン１３にも反映させる
ことができ、Ｎウエルアクティブ上、ＮウエルＬＯＣＯ
Ｓ上、Ｐウエルアクティブ上、ＰウエルＬＯＣＯＳ上の
ゲート寸法の測定が可能となる。このため、モニター用
ポリシリコンパターン１３の寸法測定の精度を十分に高
めることができる。つまり、寸法管理パターンであるモ
ニター用ポリシリコンパターン１３の寸法を測定するこ
とにより、従来の半導体装置に比べてゲートの寸法管理
精度を向上させることができる。また、同一プロセスの
異種機種間の寸法比較も容易となる。

【００２４】また、本実施の形態では、チップ内の実パ
ターンに対してパターンの疎密に差のないモニター用ポ
リシリコンパターン１３を形成している。即ち、このパ
ターン１３は実パターン寸法を正確に反映している。従
って、寸法管理パターンの測定でチップ内の実パターン
の十分な寸法把握が可能となる。

【００２５】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、本発明をＣＭＯＳトランジスタを
用いた半導体装置のゲートの寸法を管理するためのパタ
ーンに適用しているが、本発明を他の半導体装置のゲー
トの寸法を管理するためのパターンに適用することも可
能である。

【００２６】また、本実施の形態では、スクライブライ
ン１１にモニター用ポリシリコンパターン１３を形成し
ているが、チップ領域の外周部にモニター用ポリシリコ
ンパターンを形成することも可能である。

【００２７】

【発明の効果】以上説明したように本発明によれば、チ
ップ領域に形成した実パターンであるゲートパターンの
下地の段差状態をモニター用パターンの下地に反映させ
ている。したがって、ゲートの寸法管理精度を向上でき
る半導体装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態による半導体装置を示す平
面図である。

【図２】図１に示す２−２線に沿った断面図である。

【図３】図１に示す３−３線に沿った断面図である。

【図４】従来の半導体装置を示す平面図である。

【符号の説明】

１０ シリコン基板 １１ スクライブライン １３ モニター用ポリシリコンパターン １４ ウエル境界 １５ Ｎウエル １６ Ｐウエル １９ ゲート酸化膜 ２１〜２３ 第１〜第３のＬＯＣＯＳ酸化膜 １０１ スクライブライン １０３ モニター用ポリシリコンパターン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 セルフアライン方式で形成された段差を
   有するウエルと、 このウエル上に形成された段差を有する素子分離膜と、 この素子分離膜及びウエルの上に形成されたモニター用
   パターンと、 を具備し、 上記モニター用パターンは、チップ領域内の実パターン
   であるゲートパターンの寸法を管理するためのものであ
   り、 上記ゲートパターンの下には、上記ウエルに対応するウ
   エル及び上記素子分離膜に対応する素子分離膜が形成さ
   れていることを特徴とする半導体装置。
2. 【請求項２】 上記モニター用パターンが、スクライブ
   ライン又はチップ領域の外周部に形成されていることを
   特徴とする請求項１記載の半導体装置。