JP2004235245A

JP2004235245A - 半導体装置の製造方法

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Publication number: JP2004235245A
Application number: JP2003019224A
Authority: JP
Inventors: Takashi Arakawa; 隆史荒川; Mikimasa Suzuki; 幹昌鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-01-28
Filing date: 2003-01-28
Publication date: 2004-08-19
Anticipated expiration: 2023-01-28
Also published as: JP4075625B2

Abstract

【課題】素子内にトレンチ構造を有する半導体装置の製造方法において、素子内に第１のトレンチを形成した後に、フォトリソグラフィ工程を有する場合、マスク合わせのため、半導体基板にアライメントマークを第２のトレンチにより形成し、この第２のトレンチ内に埋め込み膜を形成したとき、この第２のトレンチ内にボイドが発生するのを抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体ウェハのチップ形成予定領域に第１のトレンチを形成すると共に、半導体ウェハのスクライブラインとなる領域に第２のトレンチ２を第１のトレンチと同じ開口幅にて形成する。このとき、アライメントマークは、例えば、平面形状が第２のトレンチ２により縁取られた十字形状とする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、素子内にトレンチが形成された構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、トレンチを有する半導体装置としては、半導体基板の表面に形成されたトレンチ内にゲート電極が埋め込まれた、いわゆるトレンチゲート構造の縦型パワーＭＯＳＦＥＴがある。トレンチゲート構造の縦型パワーＭＯＳＦＥＴとしては、図７に示す構造のものが考えられる。
【０００３】
図７に示すパワーＭＯＳＦＥＴは、Ｎ^＋型シリコン基板１１と、ドリフト層となるＮ⁻型層１２と、ベース層となるＰ型層１３と、ソース領域となるＮ^＋型領域１４とを有する半導体基板１５を有している。
【０００４】
そして、半導体基板１５の主表面には、半導体基板１５の表面からＰ型層１３を貫通して形成されたトレンチ１６の内壁にゲート絶縁膜１７が形成されており、トレンチ１６内にゲート電極１８が形成されている。このゲート電極１８は断面がＴ字形状となっている。また、Ｐ型層１３のゲート電極１８近傍がチャネル領域１３ａとなっている。
【０００５】
また、ゲート電極１８の表面上を含む半導体基板１５の表面上には、層間絶縁膜１９を介してソース電極２０が形成されており、層間絶縁膜１９に形成されたコンタクトホール２１を介してＮ^＋型領域１４とソース電極２０とが電気的に接続されている。半導体基板１５の裏面側にはドレイン電極２２が形成されている。
【０００６】
このような構造を有する半導体装置の製造方法としては、以下にて説明する方法が考えられる。
【０００７】
図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）に、図７に示す構造のＭＯＳＦＥＴの製造工程を示す。なお、図８（ａ）〜図１１（ａ）は図７中の１つのゲート電極１８を含む領域の断面図を示しており、図１１（ｂ）、（ｃ）は図７中の隣接する２つのゲート電極を含む領域の断面図を示している。
【０００８】
〔図８（ａ）に示す工程〕
Ｎ^＋型のシリコン基板１１の主表面上にエピタキシャル成長法によりＮ⁻型層１２が形成された半導体基板（半導体ウェハ）１５に素子分離のためのフィールド絶縁膜を形成する。フィールド絶縁膜としては、例えばＬＯＣＯＳ法による酸化膜を形成する。
【０００９】
このとき、後にトレンチ１６（図７参照）を形成するためのフォトリソグラフィ工程において、図１２に示すように、マスク合わせを行うためのアライメントマークとしての段差を半導体ウェハ１５のうち、複数のチップを形成する領域４１を除く、非チップ形成予定領域に形成する。非チップ形成予定領域は、例えば、複数のチップの形成予定領域４１の間のスクライブラインとなる領域４２とする。なお、本明細書でいうチップの形成予定領域４１とはスクライブラインとなる領域４２を含まない領域のことである。
【００１０】
続いて、半導体基板１５の主表面上に絶縁膜３１を形成する。そして、トレンチ１６を形成するためのフォトリソグラフィ工程を行う。フォトリソグラフィ工程では、半導体基板１５の表面上にフォトレジスト３２を成膜し、フォトレジスト３２が成膜された半導体基板１５を露光装置にセットし、フォトマスクを通して露光することで、フォトレジスト３２にマスクパターンを転写する。
【００１１】
このとき、マスクパターンを転写する前に、露光装置の画像認識等によりアライメントマークとして形成された段差を読みとり、フォトマスクのマークと合わせ込むことで、半導体基板１５に対するフォトマスクの位置合わせを行う。これがマスク合わせである。その後、現像処理することで、フォトレジスト３２をパターニングする。
【００１２】
〔図８（ｂ）に示す工程〕
ドライエッチング工程により、パターニングされたフォトレジスト３２をマスクとして、絶縁膜３１をエッチングする。これにより、絶縁膜３１のうち、トレンチ１６の形成予定領域に対向する領域を開口する。その後、フォトレジスト３２を除去する。
【００１３】
〔図８（ｃ）に示す工程〕
開口部を有する絶縁膜３１をマスクとして、ドライエッチングにより、半導体基板１５の表面から厚さ方向に基板表面からの深さが１μｍ以上であり、幅が１μｍ程度であるトレンチ１６を形成する。このとき、図１２中のスクライブラインとなる領域４２に、図１３に示すように、後のフォトリソグラフィ工程でのマスク合わせのためのアライメントマーク用のトレンチ４３を形成する。
【００１４】
図１３（ａ）、（ｂ）にアライメントマーク用のトレンチの平面図と断面図を示す。図１３（ａ）、（ｂ）に示すように、このアライメントマーク５１の平面形状は、例えば十字形状となっており、アライメントマーク５１の全体がトレンチ４３により構成されている。なお、このトレンチ４３の開口幅を例えば６μｍとする。
【００１５】
〔図９（ａ）に示す工程〕
トレンチ形成のためのエッチングで発生した反応生成物を除去し、トレンチ１６の内壁に存在するこのエッチングによるダメージ除去を目的とした犠牲酸化、高温アニールを行う。なお、アライメントマーク５１を構成するトレンチ４３においても、同時に、ダメージ除去を行う。これにより、酸化膜３１の開口部の端面が後退し、開口部が広がる。
【００１６】
その後、ＩＣチップの形成予定領域４１のトレンチ１６の内壁表面に酸化膜等からなるゲート絶縁膜１７を形成すると同時に、スクライブラインとなる領域４２のトレンチ２の内壁表面にも絶縁膜１７を形成する。
【００１７】
〔図９（ｂ）に示す工程〕
トレンチ１６の内部を含む半導体基板１５（絶縁膜３１）の表面上にポリシリコン膜３３を成膜する。このとき、アライメントマークを構成するトレンチ４３の内部にもポリシリコン膜３３が埋め込まれる。
【００１８】
〔図９（ｃ）に示す工程〕
チップの形成予定領域４１およびスクライブラインとなる領域４２において、ポリシリコン膜３３をエッチングする。これにより、ＩＣチップの形成予定領域４１では、上部表面が半導体基板１５の表面よりも高く、断面がＴ字形状であるゲート電極１８を形成する。また、同様に、アライメントマーク５１を構成するトレンチ４３においても、埋め込まれたポリシリコン膜の断面形状をＴ字形状とする。
【００１９】
〔図１０（ａ）に示す工程〕
ドライエッチングにより、トレンチ１６形成用のマスクとして用いた絶縁膜３１を除去する。
【００２０】
〔図１０（ｂ）に示す工程〕
ゲート電極１８の表面を含む半導体基板１５の表面上に酸化膜３４を形成する。
【００２１】
〔図１０（ｃ）に示す工程〕
イオン注入によりＰ型層１３を形成するためのフォトリソグラフィ工程を行う。この工程においても、図示しないが酸化膜３４の上にフォトレジストを成膜し、アライメントマーク５１に基づいてマスク合わせを行う。そして、フォトレジストをパターニングすることで、半導体基板１５の表層のうち、イオン注入を行わない領域上にのみフォトレジストを残す。このフォトレジストをマスクとしたイオン注入を行うことで、Ｐ型層１３を形成する。その後、フォトレジストを除去する。
【００２２】
〔図１１（ａ）に示す工程〕
イオン注入によりＮ^＋型領域１４を形成するためのフォトリソグラフィ工程を行う。再度、酸化膜３４の上にフォトレジスト３５を成膜し、アライメントマーク５１に基づいてマスク合わせを行い、パターニングすることで、半導体基板１５の表層のうち、イオン注入を行わない領域上にのみフォトレジスト３５を残す。そして、このフォトレジスト３５をマスクとしたイオン注入により、Ｎ^＋型領域１４を形成する。その後、フォトレジスト３５を除去する。
【００２３】
〔図１１（ｂ）に示す工程〕
半導体基板１５の表面上にＢＰＳＧ等からなる層間絶縁膜１９を形成する。次に、層間絶縁膜１９にコンタクトホール２１を形成するためのフォトリソグラフィ工程を行う。層間絶縁膜１９の上にフォトレジスト３６を成膜し、この場合のいても、アライメントマーク５１に基づいてマスク合わせを行い、パターニングする。これにより、フォトレジスト３６のうち、コンタクトホール２１の形成予定領域に対向する領域を開口する。
【００２４】
〔図１１（ｃ）に示す工程〕
フォトレジスト３６をマスクとしたエッチングを行うことで、層間絶縁膜１９にコンタクトホール２１を形成する。そして、フォトレジスト３６を除去する。
【００２５】
その後、図示しないが、コンタクトホール２１内を含む層間絶縁膜１９の上にソース電極２０を形成する。また、Ｎ^＋型シリコン基板１１の裏面側にドレイン電極２２を形成する。これらの工程を経ることで、図７に示すパワーＭＯＳＦＥＴが製造される。
【００２６】
この方法では、図８（ｃ）に示す工程において、半導体基板１５のうち、ＩＣチップの形成予定領域４１にトレンチ１６を形成するとともに、スクライブラインとなる領域４２にアライメントマーク用のトレンチ４３を形成している。このように、半導体素子を形成するための工程と同時に、アライメントマークを形成することで、製造工程の増加を抑制することができる。
【００２７】
そして、トレンチ１６を形成した後の図１０（ｃ）、図１１（ａ）に示すように、Ｐ型層１３やＮ^＋型領域１４等の不純物拡散層をイオン注入により形成するためのフォトリソグラフィ工程では、トレンチ４３により形成したアライメントマーク５１に基づいて、マスク合わせを行っている。
【００２８】
同様に、図１１（ｂ）に示す層間絶縁膜１９にコンタクトホール２１を形成するためのフォトリソグラフィ工程においても、アライメントマーク５１に基づいてマスク合わせを行っている。
【００２９】
ここで、不純物拡散層をイオン注入により形成するためのフォトリソグラフィ工程や、コンタクトホール２１を形成するためのフォトリソグラフィ工程において、図８（ａ）に示す工程にてトレンチ１６を形成する際に用いたアライメントマークに基づいてマスク合わせを行う方法が考えられる。
【００３０】
しかし、この場合、トレンチ１６を形成するためのフォトリソグラフィ工程のマスク合わせにてズレが生じてしまうと、その後の不純物拡散層やコンタクトホール２１を形成するためのフォトリソグラフィ工程にて、トレンチ１６の位置に対して精度良くマスク合わせを行うことができない。つまり、トレンチ１６に対して直接マスク合わせを行えないことから、トレンチ１６の位置に対するマスク合わせ精度が低下してしまう。
【００３１】
これに対して、上述した製造方法では、トレンチ１６と同時に形成したトレンチ４３により構成されたアライメントマーク５１に基づいてマスク合わせを行うことから、図８（ａ）に示す工程にてトレンチ１６を形成する際に用いたアライメントマークに基づいてマスク合わせを行う場合よりも、トレンチ１６に対するマスク合わせを精度良く行うことができる。
【００３２】
【発明が解決しようとする課題】
上述した製造方法において、製造工程中に不純物等により半導体装置が汚染されたり、製造装置内が汚染されるのを抑制したいという要望がある。
【００３３】
そこで、本発明者らがこのような工程内での汚染を抑制する方法を検討したところ、以下の理由により、アライメントマーク５１を構成するトレンチ４３が工程内での汚染源になる可能性があることがわかった。
【００３４】
図９（ｂ）に示す工程では、半導体素子が形成されるチップ形成予定領域、つまり、ＩＣチップの形成予定領域４１のトレンチ１６の内部にポリシリコン膜３３を埋め込むと共に、アライメントマーク５１を構成するトレンチ４３の内部にもポリシリコン膜３３を埋め込んでいる。
【００３５】
このとき、アライメントマーク５１を構成するトレンチ４３の開口幅が、チップの形成予定領域４１に形成されるトレンチ１６の開口幅よりも大きい場合、図１４に示すように、このトレンチ４３にポリシリコンが完全に埋め込まれず、ボイド４４が発生する恐れがある。このため、このボイド４４にフォトレジストや塵等が入りこみ、工程内の汚染源となる可能性がある。
【００３６】
このような問題は、ゲート電極の断面形状がいわゆるＩ字形状、すなわち、ゲート電極の上部表面が半導体基板の表面と同じ高さ、もしくはそれよりも低い形状のトレンチゲート電極を有する縦型パワーＭＯＳＦＥＴや、トレンチゲート電極以外のトレンチキャパシタや、深さが１μｍ以上のトレンチ内に絶縁膜を埋め込むことで素子分離を行うトレンチ分離等のトレンチを有する構造の半導体装置の製造方法においても言える。
【００３７】
断面がＩ字形状のゲート電極を有する半導体装置は、先に説明した図８〜図１１の製造工程に対して、図９（ｃ）に示す工程にて、ポリシリコン膜３３がＩ字形状となるようにパターニングするように変更することで製造される。このとき、トレンチ４３の開口幅がＩＣチップの形成予定領域４１に形成されるトレンチ１６の開口幅よりも大きい場合、図１５に示すように、このトレンチ４３にポリシリコン膜３３が完全に埋め込まれず、ボイド４４が発生する恐れがある。
【００３８】
また、トレンチ分離の場合では、図示しないが、半導体ウェハのチップ形成予定領域内にトレンチを形成すると共に、スクライブラインにアライメントマークを構成するトレンチを形成する。そして、チップ形成予定領域内のトレンチ内に酸化膜等の絶縁膜を埋め込むと共に、アライメントマークを構成するトレンチ内にも絶縁膜を埋め込む。そして、トレンチ分離の形成後のフォトリソグラフィ工程では、このアライメントマークに基づいて、マスク合わせを行う方法が考えられる。
【００３９】
このときにおいても、アライメントマークを構成するトレンチの開口幅が、チップ形成予定領域のトレンチの開口幅よりも大きい場合、トレンチ内に埋め込み用の絶縁膜が完全に埋め込まれず、ボイドが発生する。このため、このボイドにレジストや塵等が入りこみ、工程内の汚染源となる可能性がある。
【００４０】
本発明は上記点に鑑みて、アライメントマークを形成するためにトレンチを形成し、その後の工程において、このトレンチ内にポリシリコンや酸化膜等の埋め込み膜を形成したとき、このトレンチ内にボイドが発生するのを抑制できる半導体装置の製造方法を提供することを目的とする。
【００４１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、トレンチを形成する工程にて、チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、半導体ウェハ（１５）の非チップ形成予定領域（４２）に第２のトレンチ（２）を第１のトレンチ（１６）と同じ開口幅にて形成することでアライメントマーク（１）を形成する。埋め込み膜を形成する工程にて、第１のトレンチ（１６）および第２のトレンチ（２）の内部に埋め込み膜（１８、３）を形成する。その後、フォトリソグラフィ工程にて、アライメントマーク（１）に基づいて、マスク合わせを行うことを特徴としている。
【００４２】
通常、チップ形成予定領域に形成するトレンチは、埋め込み膜にてトレンチ内部が完全に充填されるような開口幅にて形成される。したがって、本発明では、非チップ形成予定領域にて、チップ形成予定領域に形成する第１のトレンチと同じ開口幅にて第２のトレンチを形成することから、第２のトレンチの内部に埋め込み膜を形成したとき、ボイドの発生を抑制することができる。
【００４３】
これにより、アライメントマークとしての第２のトレンチを形成したとき、このトレンチが工程内での汚染源となる可能性を抑えることができる。
【００４４】
また、埋め込み膜を形成した後のフォトリソグラフィ工程では、この第２のトレンチを基にして、マスク合わせを行うことで、第１のトレンチの位置に対して、精度良くマスク合わせを行うことができる。
【００４５】
例えば、アライメントマークの平面形状は、請求項２に示すように、第２のトレンチ（２）により縁取られた形状とすることができる。これにより、アライメントマーク自体の大きさを任意の大きさにて形成することができる。
【００４６】
請求項３に記載の発明では、トレンチを形成する工程にて、半導体ウェハ（１５）の表面上に開口部を有するマスク材（３１）を形成し、マスク材（３１）を用いたエッチングにより、チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、半導体ウェハ（１５）の非チップ形成予定領域（４２）に、第２のトレンチ（２）を第１のトレンチ（１６）と同じ開口幅にて形成する。埋め込み膜（１８）を形成する工程にて、非チップ形成予定領域（４２）にマスク材（３１）を残した状態で、第１のトレンチ（１６）および第２のトレンチ（２）の内部に、上部表面が半導体ウェハ（１５）の表面と同じ高さ、もしくは半導体ウェハ（１５）の表面よりも低くなるように埋め込み膜（１８、３）を形成すると共に、非チップ形成予定領域（４２）にマスク材（３１）の開口部の端面（３１ａ）により構成されたアライメントマーク（５）を形成する。その後、フォトリソグラフィ工程にて、アライメントマーク（５）に基づいて、マスク合わせを行うことを特徴としている。
【００４７】
ここで、トレンチ形成後のフォトリソグラフィ工程は、レジストを半導体ウェハの表面上に成膜した後、露光装置にて画像認識等により、半導体ウェハに形成されたアライメントマークを読みとることでマスク合わせを行う。
【００４８】
しかし、非チップ形成予定領域にて第２のトレンチ（２）によりアライメントマーク（１）を形成し、その後、第２のトレンチの内部に上部表面が半導体ウェハの表面と同じ高さとなるように埋め込み膜（１８、３）を形成し、さらに、トレンチを形成するときに用いたマスク材を除去した場合、第２のトレンチの内部が埋め込み膜で埋め込まれ、半導体ウェハ表面との間に段差が無くなるように平坦化されていることから、第２のトレンチにより形成されたアライメントマークを読みとることが困難な場合がある。
【００４９】
また、フォトリソグラフィ工程にてパターニングするための膜等が第２のトレンチを覆うように形成されている場合、第２のトレンチにより形成されたアライメントマークを読みとることが困難な場合がある。
【００５０】
そこで、請求項３に記載の発明では、第２のトレンチを第１のトレンチと同じ開口幅にて形成するだけでなく、さらに第１のトレンチおよび第２のトレンチの内部に、上部表面が半導体ウェハの表面と同じ高さ、もしくは半導体ウェハの表面よりも低い形状となるように、埋め込み膜を形成し、非チップ形成予定領域において、マスク材を除去せず残した状態とすることで、マスク材の開口部にてマスク材の表面と半導体ウェハの表面との間に段差を生じさせている。すなわち、マスク材の開口部の端面によりアライメントマーク（５）を形成している。
【００５１】
したがって、このように半導体ウェハの表面上方、すなわち、第２のトレンチよりも、露光装置に近い部分に別途アライメントマークとしての段差を設けていことから、露光装置にて画像認識等により第２のトレンチに形成されたアライメントマークを読みとる場合と比較して、アライメントマークの読みとりを容易に行うことができる。
【００５２】
また、請求項５に記載の発明では、トレンチを形成する工程にて、半導体ウェハ（１５）の表面上に開口部を有するマスク材（３１）を形成し、マスク材（３１）を用いたエッチングにより、チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、半導体ウェハ（１５）の非チップ形成予定領域（４２）に、第２のトレンチ（２）を第１のトレンチ（１６）と同じ開口幅にて形成する。導電性膜を形成する工程にて、マスク材（３１）を残した状態で、第１のトレンチ（１６）および第２のトレンチ（２）の内部に、上部表面が半導体ウェハ（１５）の表面よりも高く、マスク材（３１）の表面よりも低くなるように導電性膜（１８、３）を形成し、非チップ形成予定領域（４２）にてマスク材（３１）を除去することで、導電性膜（３）の半導体ウェハ（１５）の表面上方に突出した部分（３ａ）の端面（３ｃ）により構成されたアライメントマーク（４）を形成する。その後、フォトリソグラフィ工程にて、アライメントマーク（４）に基づいて、マスク合わせを行うことを特徴としている。
【００５３】
ここで、非チップ形成予定領域に第２のトレンチによりアライメントマークを形成し、その後、マスク材を残した状態で、第２のトレンチの内部に上部表面が半導体ウェハの表面よりも高く、マスク材の表面と同じ、もしくはそれよりも低くなるように導電性膜（１８、３）を形成し、さらにフォトリソグラフィ工程においても、マスク材を残した状態でマスク合わせを行う場合、埋め込み膜やフォトリソグラフィ工程にてパターニングするための膜等が第２のトレンチを覆うように形成されていることから、第２のトレンチにより形成されたアライメントマークを読みとることが困難な場合がある。
【００５４】
これに対して、請求項５に記載の発明では、第２のトレンチを第１のトレンチと同じ開口幅にて形成するだけでなく、さらに第１のトレンチおよび第２のトレンチの内部に、上部表面が半導体ウェハの表面よりも高くなるように導電性膜を形成すると共に、非チップ形成予定領域にて、マスク材を除去することで、半導体ウェハの表面上方に突出した部分と半導体ウェハの表面とに段差を生じさせている。すなわち、導電性膜の半導体ウェハの表面上方に突出した部分（３ａ）の端面（３ｃ）によりアライメントマーク（４）を形成している。
【００５５】
したがって、請求項５に記載の発明によれば、このように半導体ウェハの表面上方、すなわち、第２のトレンチよりも、露光装置に近い部分に別途アライメントマークとしての段差を設けていことから、露光装置にて画像認識等により第２のトレンチに形成されたアライメントマークを読みとる場合と比較して、アライメントマークの読みとりを容易に行うことができる。
【００５６】
アライメントマークの平面形状は、請求項４、６に示すように、例えば、マスク材（３１）の開口部や、導電性膜（３）により縁取られた形状とすることができる。これにより、アライメントマーク自体の大きさを任意の大きさにて形成することができる。
【００５７】
また、請求項７に示すように、チップ形成予定領域（４１）に開口幅が異なる複数の第１のトレンチ（１６）を形成する場合、トレンチを形成する工程にて、チップ形成予定領域（４１）に開口幅が異なる複数の第１のトレンチ（１６）を形成すると同時に、複数の第１のトレンチ（１６）のうち、開口幅が最も小さいトレンチと同じ開口幅にて、非チップ形成予定領域（４２）に第２のトレンチ（２）を形成することが好ましい。
【００５８】
また、請求項８に示すように、チップ形成予定領域（４１）にトレンチを形成する工程では、表面からの深さが１μｍ以上であるトレンチ（１６）を形成することが好ましい。
【００５９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００６０】
【発明の実施の形態】
（第１実施形態）
本実施形態では、従来技術の欄と同様に、図７に示すトレンチゲート構造の縦型パワーＭＯＳＦＥＴの製造方法を例として、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）を用いて説明する。なお、従来技術の欄にて説明した内容と同じ内容については、一部説明を省略する。
【００６１】
図８（ａ）〜（ｃ）に示す工程にて、フォトリソグラフィとドライエッチング工程により、半導体基板１５の主表面（一表面）にトレンチ１６を形成する。本実施形態では、このトレンチ１６の基板表面からの深さは例えば１〜３μｍとし、開口幅は例えば１μｍ程度とする。このとき、図１２中の各ＩＣチップが形成される領域４１の間のスクライブラインとなる領域４２に、図１に示すように、後のフォトリソグラフィ工程でのマスク合わせ用のアライメントマークとしてのトレンチ２を形成する。
【００６２】
図１（ａ）にアライメントマークの平面図を示し、図１（ｂ）に図１（ａ）中のＡ−Ａ線方向断面図を示す。本実施形態では、図１（ａ）、（ｂ）に示すように、アライメントマーク１の平面形状を、例えば、トレンチ２により縁取られた十字形状とする。また、このトレンチ２の開口幅２ａは、ＩＣチップの形成予定領域４１に形成するトレンチ１６と同様に１μｍ程度とする。
【００６３】
図９（ａ）に示す工程にてゲート絶縁膜を形成し、図９（ｂ）に示す工程にて、絶縁膜３１を残した状態で、ＩＣチップの形成予定領域４１のトレンチ１６およびスクライブライン領域のトレンチ２の内部を含む半導体基板１５の表面上にポリシリコン膜３３を堆積させる。なお、ポリシリコン膜３３の代わりに他の導電性膜を用いることもできる。
【００６４】
そして、図９（ｃ）に示す工程にて、ポリシリコン膜３３をエッチングすることで、チップ形成予定領域にゲート電極１８を形成する。このゲート電極１８の形成では、トレンチ６の内壁のダメージ除去処理のためのケミカルドライエッチング等にて、開口端が後退した絶縁膜３１を利用したエッチングにより、断面がＴ字形状のゲート電極１８を形成する。なお、ゲート電極１８の上部表面は半導体基板１５の表面よりも高く、かつ、絶縁膜３１の表面と同じか、もしくはそれよりも低くなっている。
【００６５】
このとき、ここでは図示しないが、スクライブラインとなる領域４２のトレンチ２においても、ゲート電極１８と同様にトレンチ２に埋め込まれたポリシリコン膜３３をパターニングし、断面がＴ字形状のポリシリコン膜３を形成する。続いて、図１０（ａ）に示す工程にて、トレンチ１６の形成用のマスクとして用いた絶縁膜３１を除去する。
【００６６】
これにより、図２（ｂ）に示すように、ポリシリコン膜３には端面３ｃが生じ、ポリシリコン膜３の表面と半導体基板１５の表面との間に段差が生じる。そして、この半導体基板１５の表面上方からこの半導体基板１５の表面をみたとき、図２（ａ）に示すように、スクライブラインとなる領域４２において、ポリシリコン膜３により縁取られた十字形状の図形４が形成される。
【００６７】
なお、このＴ字形状のポリシリコン膜３の断面形状において、ひさし部３ａの先端３ｂからトレンチ２の開口端２ａまでの長さ３ｄは、任意に設定することができる。
【００６８】
図１０（ｂ）に示す工程にて半導体基板１５の基板表面に酸化膜３４を形成する。
【００６９】
図１０（ｃ）に示す工程にてイオン注入を行う際のマスクを形成するためのフォトリソグラフィ工程を行う。この工程では表面上にフォトレジストを成膜した半導体基板１５を露光装置にセットし、フォトマスクを通した露光により、マスクパターンをフォトレジストに転写する。このとき、マスク合わせは、スクライブラインとなる領域４２に形成されたＴ字形状のポリシリコン膜３により構成された十字形状の図形をアライメントマーク４として、露光装置の画像認識等により読みとることで行う。
【００７０】
続いて、フォトレジストを現像処理することでパターニングし、このフォトレジストをマスクとしたイオン注入によりＰ型層１３を形成する。その後、このフォトレジストを除去する。
【００７１】
図１１（ａ）に示す工程にてイオン注入を行う際のマスクを形成するために再度フォトリソグラフィ工程を行う。この工程においても、図２（ａ）に示すように、スクライブラインとなる領域４２に形成されたＴ字形状のポリシリコン膜３の端面３ｃより構成された平面形状が十字形状であるアライメントマーク４に基づいてマスク合わせを行い、フォトレジスト３５をパターニングする。
【００７２】
そして、パターニングされたフォトレジスト３５をマスクとしたイオン注入により、Ｎ^＋型領域１４を形成する。
【００７３】
図１１（ｂ）に示す工程では、ゲート電極１８の表面上を含む半導体基板１５の表面上にＢＰＳＧ膜等により層間絶縁膜１９を形成する。このとき、図３に示すように、スクライブラインとなる領域４２においても、Ｔ字形状のポリシリコン膜３の上に層間絶縁膜１９が形成される。
【００７４】
その後、層間絶縁膜１９にエッチングによりコンタクトホール２１を形成する際のマスクを形成するためにフォトリソグラフィ工程を行う。この工程においても、図１０（ｃ）に示す工程と同様に、スクライブラインとなる領域４２に形成されたＴ字形状のポリシリコン膜３の端面３ｃにより構成された平面形状が十字形状のアライメントマーク４に基づいてマスク合わせを行い、フォトレジスト３６をパターニングする。これにより、フォトレジスト３６のうち、コンタクトホール２１の形成予定領域上に位置する領域を開口させる。
【００７５】
図１１（ｃ）に示す工程にて、パターニングされたフォトレジスト３６をマスクとしたエッチングを行うことで、層間絶縁膜１９にコンタクトホール２１を形成する。そして、フォトレジスト３６を除去する。
【００７６】
その後、従来の技術の欄にて説明したように、ソース電極２０、ドレイン電極２２を形成する。これらの工程を経ることで、図７に示すパワーＭＯＳＦＥＴを製造することができる。
【００７７】
上述したように、本実施形態では図８（ａ）〜（ｃ）に示す工程において、半導体基板１５（半導体ウェハ）のＩＣチップの形成予定領域４１にゲート電極を形成するためのトレンチ１６を形成すると共に、スクライブラインとなる領域４２に、トレンチ２を形成している。このとき、トレンチ２の開口幅をチップ形成予定領域のトレンチ１６の開口幅と同じ大きさとしている。
【００７８】
ここで、トレンチゲート電極を有する半導体装置では、通常、ＩＣチップの形成予定領域４１のトレンチ内にポリシリコン等の導電性膜を埋め込むことでゲート電極を形成したとき、トレンチの内部にボイドが発生しないように、狭い開口幅にてトレンチを形成している。
【００７９】
本実施形態では、スクライブラインとなる領域４２に形成したトレンチ２の開口幅をチップ形成予定領域のトレンチ１６と同じ大きさとしていることから、図３に示すように、トレンチ２の内部を完全にポリシリコン膜３３にて埋め込むことができ、ボイドが発生するのを抑制することができる。したがって、ボイドにフォトレジストや塵等が入り、ボイドが工程内の汚染源となるのを防ぐことができる。
【００８０】
また、本実施形態では、図９（ｃ）に示す工程にて、チップ形成予定領域４１のトレンチ１６の内部に埋め込まれたポリシリコン膜３３を断面がＴ字形状となるようにパターニングすると共に、スクライブラインとなる領域４２のトレンチ２の内部に埋め込まれたポリシリコン膜３３も断面がＴ字形状となるようにパターニングしている。その後、絶縁膜３１を除去することで、断面がＴ字形状のポリシリコン膜３による半導体基板１５の表面との段差を生じさせる。
【００８１】
そして、トレンチ１６を形成した後の図１０（ｃ）、図１１（ａ）に示すＰ型層１３、Ｎ^＋型領域１４をイオン注入にて形成する際のマスクを形成するためのフォトリソグラフィ工程や、図１１（ｂ）に示す層間絶縁膜１９にコンタクトホール２１をエッチングにより形成する際のマスクを形成するためのフォトリソグラフィ工程では、Ｔ字形状のポリシリコン膜３のうち、半導体基板１５の表面上の端面（ひさし部３ａの先端３ｂの端面）３ｃにより構成された十字形状のアライメントマーク４を、半導体基板１５の表面上方から露光装置の画像認識等により読みとることでマスク合わせを行っている。
【００８２】
ここで、図１０（ａ）に示す工程では、チップ形成予定領域の絶縁膜３１をエッチングにより除去すると共に、スクライブラインとなる領域４２の絶縁膜３１もエッチングにより除去していたが、図１０（ａ）に示す工程の前に、スクライブラインとなる領域４２の絶縁膜３１の上にフォトレジストを形成しておくことで、スクライブラインとなる領域４２の絶縁膜３１は除去せず、残した状態にすることもできる。
【００８３】
この場合では、図１０（ｃ）、図１１（ａ）、（ｂ）に示すフォトリソグラフィ工程において、トレンチ２により構成されたアライメントマーク１を露光装置の画像認識等により読みとることでマスク合わせを行う。アライメントマーク１がポリシリコン膜等の膜に覆われていても、アライメントマーク１を読みとることができるので、このようにしてトレンチ１６の位置に対してマスク合わせを行うこともできる。
【００８４】
しかし、図１０（ｃ）、図１１（ａ）に示す工程のように、トレンチ２がポリシリコン膜３により覆われている場合では、マスク合わせを行うとき、トレンチ２により形成されたアライメントマーク１を読みとるのが困難となる場合が生じる可能性がある。
【００８５】
また、図１１（ｂ）に示す工程では、トレンチ２がポリシリコン膜３だけでなく、さらに層間絶縁膜１９により覆われているため、アライメントマークを読みとるのが困難な場合が生じる可能性がある。
【００８６】
これに対して、本実施形態では、スクライブラインとなる領域４２において、トレンチ２の内部に埋め込んだポリシリコン膜３をＴ字形状にてパターニングし、絶縁膜３１を除去することで、別途、ポリシリコン膜３の表面と半導体基板１５の表面との間に段差を設け、アライメントマーク４を形成している。
【００８７】
このことから、図１０（ｃ）、図１１（ａ）、（ｂ）に示すフォトリソグラフィ工程でのマスク合わせにおいて、絶縁膜３１を除去せずトレンチ２により形成されたアライメントマーク１を読みとる場合と比較して、マスク合わせを容易に行うことができる。
【００８８】
また、本実施形態では、図１に示すように、アライメントマーク１の平面形状を十字形状とし、そのアライメントマーク１の縁部分にのみトレンチ２を形成している。すなわち、アライメントマーク１の平面形状をトレンチ２によって縁取られた十字形状としている。同様に、本実施形態では、アライメントマーク４の平面形状をポリシリコン膜３によって縁取られた十字形状としている。
【００８９】
しかしながら、アライメントマーク１およびアライメントマーク４の形状は露光装置の画像認識等により、アライメントマークの読みとりが可能であれば、アライメントマーク１およびアライメントマーク４全体をトレンチ２またはポリシリコン膜３により形成した十字形状とすることもできる。
【００９０】
ただし、マスク合わせのときにアライメントマークを認識するための図形の必要な大きさは、露光装置によって異なる。したがって、アライメントマークの図形を平面での十字形状とし、そのアライメントマーク全体をトレンチ２（ポリシリコン膜３）により形成した場合では、トレンチ２（ポリシリコン膜３）の幅が小さいため、認識できない場合がある。
【００９１】
このような場合、本実施形態のように所望の大きさの図形の縁部分にトレンチ２（ポリシリコン膜３）を形成することで、所望の大きさのアライメントマークを形成することができる。これにより、どのような種類の露光装置であっても、マスク合わせ時にアライメントマークを認識することができる。
【００９２】
（第２実施形態）
第１実施形態では、スクライブラインとなる領域４２のトレンチ２に埋め込まれたポリシリコン膜３の断面形状をＴ字形状とした場合を説明したが、以下に説明するように、ポリシリコン膜３の断面をいわゆるＩ字形状とすることもできる。
【００９３】
図４に本実施形態におけるトレンチゲート電極を有する半導体装置の断面図を示す。この半導体装置は、図７に示す半導体装置に対して、ゲート電極１８の断面形状が異なっているだけであり、その他の構造は同じであるため、図３と同じ構造部については同一の符号を付すことで説明を省略する。
【００９４】
この半導体装置は、ゲート電極１８の上部表面が半導体基板１５の表面と同等、もしくは半導体基板１５の表面よりも低くなるように形成されている。このような半導体装置を製造する場合では、図８〜図１１に示す製造工程を以下のように変更する。
【００９５】
図９（ｃ）に示す工程にて、絶縁膜３１を残した状態で、ＩＣチップの形成予定領域４１のトレンチ１６に埋め込まれたポリシリコン膜３３の最上部の表面が半導体基板１５の表面と同等もしくはそれよりも低くなるように、ポリシリコン膜３３をエッチングする。
【００９６】
このとき、スクライブラインとなる領域４２のトレンチ２に埋め込まれたポリシリコン膜３３もＩＣチップの形成予定領域４１と同様に、ポリシリコン膜３３の最上部の表面が半導体基板１５の表面と同等もしくはそれよりも低くなるようにエッチングする。
【００９７】
図１０（ａ）に示す工程では、ＩＣチップの形成予定領域４１にて、トレンチ１６の形成用のマスクとして用いた絶縁膜３１を除去し、スクライブラインとなる領域４２においては、絶縁膜３１の表面上にあらかじめフォトレジストによりマスクを形成しておくことで、絶縁膜３１を残した状態とする。その後、このフォトレジストを除去する。
【００９８】
これにより、図５（ｂ）に示すように、絶縁膜３１は開口端３１ａを有しているため、絶縁膜３１の表面と半導体基板１５の表面との間に段差が生じており、この段差により、図５（ａ）に示すように、平面形状が十字形状であるアライメントマーク５が構成される。なお、このアライメントマーク５は、絶縁膜３１の開口部により縁取られた形状となっている。
【００９９】
そして、図１０（ｃ）に示すＰ型層１３をイオン注入により形成する際のマスクを形成するためのフォトリソグラフィ工程においては、絶縁膜３１の開口端３１ａにより構成されたアライメントマークを露光装置の画像処理等により読みとることでマスク合わせを行う。
【０１００】
同様に、図１１（ａ）に示すＮ^＋型領域１４をイオン注入により形成する際のマスクを形成するためのフォトリソグラフィ工程においても、絶縁膜３１の開口端３１ａにより構成されたアライメントマーク５を読みとることでマスク合わせを行う。
【０１０１】
また、図１１（ｂ）に示す工程では、ＩＣチップの形成予定領域４１およびスクライブラインとなる領域４２の半導体基板１５の表面に層間絶縁膜１９を形成する。そして、層間絶縁膜１９にコンタクトホール２１をエッチングにより形成する際のマスクを形成するためのフォトリソグラフィ工程においても、図９に示すように、スクライブラインとなる領域４２における絶縁膜３１の開口端３１ａにより構成されたアライメントマーク５を読みとることでマスク合わせを行う。
【０１０２】
このように製造工程を変更することで、図４に示す半導体装置を製造することができる。
【０１０３】
本実施形態においても、図６に示すように、スクライブラインとなる領域４２に形成したトレンチ２の開口幅をチップ形成予定領域のトレンチ１６と同じ大きさとしていることから、トレンチ２の内部をポリシリコン膜３にて完全に埋め込むことができ、トレンチ２に埋め込まれたポリシリコン膜３にボイドが発生するのを抑制することができる。
【０１０４】
また、本実施形態では、スクライブラインとなる領域４２でのトレンチ２に埋め込まれたポリシリコン膜３を断面がＩ字形状にて形成したとき、絶縁膜３１を残した状態としている。
【０１０５】
ここで、絶縁膜３１を必ず残す必要はなく、絶縁膜３１を除去することもできる。この場合では、図１０（ｃ）、図１１（ａ）、（ｂ）に示すフォトリソグラフィ工程において、トレンチ２により構成されたアライメントマーク１を露光装置の画像認識等により読みとることでマスク合わせを行う。
【０１０６】
しかし、絶縁膜３１を除去した場合では、トレンチ２の内部に埋め込まれたポリシリコン膜３の最上部表面の位置が半導体基板１５の表面と同等の高さとなっている場合、スクライブラインとなる領域４２の表面が平坦となっているため、アライメントマークを露光装置の画像処理等により読みとることが困難となる場合が生じる可能性がある。
【０１０７】
また、図１１（ｂ）に示す工程では、トレンチ２が層間絶縁膜１９により覆われているため、アライメントマーク１を読みとるのが困難な場合が生じる可能性がある。
【０１０８】
これに対して、本実施形態では、図５（ａ）に示すように、半導体基板１５の表面上に、絶縁膜３１の開口部の端面３１ａによる段差を生じさせることで、絶縁膜３１の開口部により縁取られた十字形状のアライメントマーク５を形成している。そして、図１０（ｃ）、図１１（ａ）、（ｂ）に示す工程にて、このアライメントマーク５に基づいてマスク合わせをしている。これにより、絶縁膜３１が除去され、トレンチ２により形成されたアライメントマーク１に基づいてマスク合わせをする場合と比較して、トレンチ１６を形成した後のフォトリソグラフィ工程にて、マスク合わせを容易に行うことができる。
【０１０９】
（他の実施形態）
なお、上記した各実施形態では、トレンチ１６内にゲート電極１８を形成する工程の後に、Ｐ型層１３、Ｎ^＋型領域１４の不純物拡散層を形成する工程を行うパワーＭＯＳＦＥＴを有する半導体装置の製造方法を例として説明したが、トレンチ１６内にゲート電極１８を形成する工程の前に、Ｐ型層１３、Ｎ^＋型領域１４の不純物拡散層を形成する工程を行うパワーＭＯＳＦＥＴを有する半導体装置の製造方法においても本発明を適用することができる。
【０１１０】
また、上記した各実施形態では、Ｎチャネル型のトレンチゲート構造の縦型パワーＭＯＳＦＥＴを例として説明したが、各半導体層の導電型が反対の導電型であるＰチャネル型のトレンチゲート構造の縦型パワーＭＯＳＦＥＴを有する半導体装置の製造方法にも本発明を適用することができる。
【０１１１】
また、パワーＭＯＳＦＥＴに対してシリコン基板１１とドリフト層１２の導電型が相互に異なるＩＧＢＴ、トレンチキャパシタ等のトレンチゲート構造を有する半導体装置や、素子分離のためのトレンチ内に絶縁膜が配置されている半導体装置等のトレンチを有する構造の半導体装置の製造方法においても、本発明を適用することができる。なお、素子分離のためのトレンチ内に絶縁膜が配置されている半導体装置の製造方法では、特にトレンチの深さが表面から１μｍ以上である半導体装置を製造する場合に本発明を適用するのが好ましい。
【０１１２】
また、上記した各実施形態において、ＩＣチップの形成予定領域４１に開口幅が異なる複数のトレンチを形成する場合では、図８（ａ）〜（ｃ）に示す工程にて、ＩＣチップの形成予定領域４１に開口幅が異なる複数のトレンチを形成し、スクライブラインとなる領域４２に、それら複数のトレンチのうち、開口幅が最も小さいトレンチと同じ開口幅にて、トレンチ２を形成することが好ましい。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施形態におけるトレンチにより形成されたアライメントマークの平面図であり、（ｂ）は（ａ）中のＡ−Ａ線方向断面図である。
【図２】（ａ）は本発明の第１実施形態におけるトレンチ内に埋め込まれたポリシリコンにより形成されたアライメントマークの平面図であり、（ｂ）は（ａ）中のＡ−Ａ線方向断面図である。
【図３】半導体基板の表面上に層間絶縁膜が形成された後の図２（ｂ）中の１つのトレンチ近傍を示す図である。
【図４】本発明の第２実施形態におけるトレンチゲート構造のパワーＭＯＳＦＥＴの断面図である。
【図５】（ａ）は本発明の第２実施形態におけるアライメントマークの平面図であり、（ｂ）は（ａ）中のＡ−Ａ線方向断面図である。
【図６】半導体基板の表面上に層間絶縁膜が形成された後の図５（ｂ）中の１つのトレンチ近傍を示す図である。
【図７】トレンチゲート構造のパワーＭＯＳＦＥＴの断面図である。
【図８】図７に示すパワーＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図９】図８に続くパワーＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１０】図９に続くパワーＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１１】図１０に続くパワーＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１２】図７に示すパワーＭＯＳＦＥＴを製造する際に用いる半導体基板（半導体ウェハ）の平面図である。
【図１３】（ａ）は従来技術の欄にて説明するトレンチにより形成されたアライメントマークの平面図であり、（ｂ）はＡ−Ａ線方向断面図である。
【図１４】アライメントマークをトレンチにより形成したときの課題を説明するための図であり、（ａ）、（ｂ）はそれぞれ図１３（ａ）、（ｂ）に対応する図である。
【図１５】アライメントマークをトレンチにより形成したときの課題を説明するための図であり、図１３（ｂ）に対応する図である。
【符号の説明】
１、４、５…アライメントマーク、２…トレンチ、３…ポリシリコン膜、
１１…Ｎ^＋型シリコン基板、１２…Ｎ⁻型層、１３…Ｐ型層、１４…Ｎ^＋型領域、
１５…半導体基板、１６…トレンチ、１７…ゲート絶縁膜、
１８、３３…ポリシリコン膜、１９…層間絶縁膜、２０…ソース電極、
２１…コンタクトホール、２２…ドレイン電極。

Claims

半導体ウェハ（１５）のチップ形成予定領域（４１）にトレンチ（１６）を形成する工程と、
前記トレンチ（１６）の内部に埋め込み膜（１８）を形成する工程と、
前記埋め込み膜（１８）を形成する工程後に行うフォトリソグラフィ工程とを有する半導体装置の製造方法において、
前記トレンチを形成する工程では、前記チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、前記半導体ウェハ（１５）の非チップ形成予定領域（４２）に第２のトレンチ（２）を前記第１のトレンチ（１６）と同じ開口幅にて形成することでアライメントマーク（１）を形成し、
前記埋め込み膜を形成する工程では、前記第１のトレンチ（１６）および前記第２のトレンチ（２）の内部に埋め込み膜（１８、３）を形成し、
前記フォトリソグラフィ工程では、前記アライメントマーク（１）に基づいて、マスク合わせを行うことを特徴とする半導体装置の製造方法。
前記アライメントマーク（１）の平面形状を前記第２のトレンチ（２）により縁取られた形状とすることを特徴とする請求項１に記載の半導体装置の製造方法。
半導体ウェハ（１５）のチップ形成予定領域（４１）にトレンチ（１６）を形成する工程と、
前記トレンチ（１６）の内部に埋め込み膜（１８）を形成する工程と、
前記埋め込み膜（１８）を形成する工程後に行うフォトリソグラフィ工程とを有する半導体装置の製造方法において、
前記トレンチを形成する工程では、前記半導体ウェハ（１５）の表面上に開口部を有するマスク材（３１）を形成し、前記マスク材（３１）を用いたエッチングにより、前記チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、前記半導体ウェハ（１５）の非チップ形成予定領域（４２）に、第２のトレンチ（２）を前記第１のトレンチ（１６）と同じ開口幅にて形成し、
前記埋め込み膜（１８）を形成する工程では、前記非チップ形成予定領域（４２）に前記マスク材（３１）を残した状態で、前記第１のトレンチ（１６）および前記第２のトレンチ（２）の内部に、上部表面が前記半導体ウェハ（１５）の表面と同じ高さ、もしくは前記半導体ウェハ（１５）の表面よりも低くなるように前記埋め込み膜（１８、３）を形成すると共に、前記非チップ形成予定領域（４２）に前記前記マスク材（３１）の開口部の端面（３１ａ）により構成されたアライメントマーク（５）を形成し、
前記フォトリソグラフィ工程では、前記アライメントマーク（５）に基づいて、前記マスク合わせを行うことを特徴とする半導体装置の製造方法。
前記アライメントマーク（５）の平面形状を前記マスク材（３１）の前記開口部により縁取られた形状とすることを特徴とする請求項３に記載の半導体装置の製造方法。
半導体ウェハ（１５）のチップ形成予定領域（４１）にトレンチ（１６）を形成する工程と、
前記トレンチ（１６）の内部に導電性膜（１８）を形成する工程と、
前記導電性膜（１８）を形成する工程後に行うフォトリソグラフィ工程とを有する半導体装置の製造方法において、
前記トレンチを形成する工程では、前記半導体ウェハ（１５）の表面上に開口部を有するマスク材（３１）を形成し、前記マスク材（３１）を用いたエッチングにより、前記チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、前記半導体ウェハ（１５）の非チップ形成予定領域（４２）に、第２のトレンチ（２）を前記第１のトレンチ（１６）と同じ開口幅にて形成し、
前記導電性膜を形成する工程では、前記マスク材（３１）を残した状態で、前記第１のトレンチ（１６）および前記第２のトレンチ（２）の内部に、上部表面が前記半導体ウェハ（１５）の表面よりも高く、かつ、前記マスク材（３１）の表面と同じ高さ、もしくは前記マスク材（３１）の表面よりも低くなるように前記導電性膜（１８、３）を形成し、前記非チップ形成予定領域（４２）にて前記マスク材（３１）を除去することで、前記導電性膜（３）の前記半導体ウェハ（１５）の表面上方に突出した部分（３ａ）の端面（３ｃ）により構成されたアライメントマーク（４）を形成し、
前記フォトリソグラフィ工程では、前記アライメントマーク（４）に基づいて、マスク合わせを行うことを特徴とする半導体装置の製造方法。
前記アライメントマーク（４）の平面形状を前記第２のトレンチ（２）に埋め込まれた前記導電性膜（３）により縁取られた形状とすることを特徴とする請求項５に記載の半導体装置の製造方法。
前記トレンチを形成する工程では、前記チップ形成予定領域（４１）に開口幅が異なる複数の第１のトレンチ（１６）を形成すると同時に、前記複数の第１のトレンチ（１６）のうち、開口幅が最も小さいトレンチと同じ開口幅にて、前記非チップ形成予定領域（４２）に第２のトレンチ（２）を形成することを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。
前記トレンチを形成する工程では、表面からの深さが１μｍ以上である前記トレンチ（１６）を形成することを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。