KR101079287B1 - 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 채널 길이 확보가 가능하고, 콘택 형성이 용이한 트랜지스터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 트랜지스터는 기판 상부에 홀을 제공하는 절연막; 상기 홀의 중앙에 형성되고 상기 기판에 일부 매립되며 나머지는 기판 상부로 돌출되는 필라 바; 상기 홀과 홀의 어깨부 및 필라 바의 단차를 따라 형성되는 제1폴리실리콘막; 상기 홀 내의 제1폴리실리콘막에 형성되는 게이트 절연막; 상기 게이트 절연막의 단차를 따라 형성되는 폴리실리콘전극; 및 상기 폴리실리콘전극 사이를 매립하는 금속전극을 포함하여, 기판 상부에 채널을 형성함으로써, 각 트랜지스터 간의 간섭을 방지하기 위한 소자분리막 형성공정의 생략을 가능케 하는 효과, 'H' 자형의 채널을 형성하여 채널 길이를 증가시키고, 이에 따라 트랜지스터의 특성을 향상시키는 효과, 접합 영역을 게이트 패턴의 높이보다 상부에 위치시켜 후속 콘택 형성공정을 용이하게 하고, 콘택의 오픈불량을 방지하여 수율을 증가시키는 효과가 있다.
채널 길이, 접합영역

Description

트랜지스터 및 그의 제조 방법{TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다면 채널 트랜지스터 및 그의 제조 방법에 관한 것이다.
현재 트랜지스터 제조 공정은 기판에 채널(Channel) 및 접합영역(Juntion)을 형성하고, 기판 상에 게이트 패턴을 형성하는 공정으로 진행되고 있다.
도 1은 종래 기술에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 기판(10)에 소자분리막(11)을 형성하여 활성영역을 정의하고, 기판(10) 상에 게이트 절연막(12)을 형성한다. 그리고, 게이트 절연막(12) 상에 게이트전극(13A, 13B) 및 게이트 하드마스크(13C)가 적층된 게이트 패턴(13)을 형성한다. 그리고, 도시되지 않았으나, 게이트 패턴(13)의 양쪽 기판(10)에 접합영역(Juntion)이 형성된다.
위와 같이, 종래 기술에 따른 트랜지스터는 기판(10)에 소자분리막(11)을 형성함으로써 활성영역을 정의하고, 기판(10) 상에 게이트 패턴(13)을 형성한다. 또한, 게이트 패턴(13)의 양쪽 기판(10)에 접합영역이 형성되고, 게이트 패턴(13) 하부 기판(10)에 채널이 형성된다. 이때, 종래 기술에 따른 채널길이는 'L1'과 같다.
그러나, 종래 기술에 따른 트랜지스터는 채널길이가 'L1'으로 매우 짧으며, 이를 보완하기 위해 리세스 패턴 등이 시도되고 있으나, 이 역시 채널 길이(Channel Length) 확보에 한계가 발생하는 문제점이 있다. 또한, 접합영역 역시 기판에 형성됨으로써, 후속 공정에서 접합영역과의 연결을 위한 콘택(Contact) 형성 공정 역시 어려움이 따른다.
따라서, 채널 길이 확보가 가능하고, 콘택 형성이 용이한 트랜지스터 제조 공정이 필요시 되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 채널 길이 확보가 가능하고, 콘택 형성이 용이한 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터는 기판 상부에 홀을 제공하는 절연막; 상기 홀의 중앙에 형성되고 상기 기판에 일부 매립되며 나머지는 기판 상부로 돌출되는 필라 바; 상기 홀과 홀의 어깨부 및 필라 바의 단차를 따라 형성되는 제1폴리실리콘막; 상기 홀 내의 제1폴리실리콘막에 형성되는 게이트 절연막; 상기 게이트 절연막의 단차를 따라 형성되는 폴리실리콘전극; 및 상기 폴리실리콘전극 사이를 매립하는 금속전극을 포함하는 것을 특징으로 한다.
특히, 상기 필라 바 하부의 기판에 불활성 영역을 더 포함하는 것을 특징으로 한다.
또한, 상기 홀 내부의 제1폴리실리콘막은 채널을 형성하고, 상기 홀의 어깨부에 형성된 제1폴리실리콘막은 접합 영역을 형성하되, 상기 홀의 어깨부에 형성된 제1폴리실리콘막은 에피택셜 성장된 것을 특징으로 한다.
또한, 상기 폴리실리콘 전극은 'H'자형을 갖는 것을 특징으로 한다.
또한, 상기 금속전극은 텅스텐이고, 상기 필라 바는 질화막이며, 상기 폴리 실리콘 전극은 상기 홀의 높이보다 낮은 높이를 갖는 것을 특징으로 한다.
또한, 상기 폴리실리콘전극 및 금속전극 상에 형성된 보호막을 더 포함하고, 상기 보호막은 질화막인 것을 특징으로 한다.
본 발명의 실시예에 따른 트랜지스터 제조 방법은 기판 상에 홀을 제공하는 절연막을 형성하는 단계; 상기 홀의 중앙에 상기 기판에 일부 매립되며 나머지는 기판 상부로 돌출되는 필라 바를 형성하는 단계; 상기 홀 및 필라 바를 포함하는 전체구조의 단차를 따라 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 단차를 따라 폴리실리콘전극을 형성하는 단계; 상기 폴리실리콘전극 사이를 매립하는 금속전극을 형성하는 단계; 및 상기 제1폴리실리콘막을 상기 홀 및 홀의 어깨부에만 잔류하도록 패터닝하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 필라 바를 형성하는 단계는, 상기 홀 내에 필라 예정지역을 오픈시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 기판을 리세스 시키는 단계; 상기 리세스 된 기판 하부에 불활성 영역을 형성하는 단계; 상기 불활성 영역 상에 상기 기판에 일부 매립되고 나머지는 기판 상부로 돌출되는 필라 바를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1폴리실리콘막을 패터닝하는 단계 후, 상기 홀의 어깨부에 형성된 제1폴리실리콘막을 에피택셜 성장시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 필라 바는 질화막이고, 상기 절연막은 산화막이며, 상기 게이트 절연막은 산화막이고, 상기 금속전극은 텅스텐인 것을 특징으로 한다.
또한, 상기 폴리실리콘 전극은 H자형의 형태를 갖되, 상기 폴리실리콘 전극은 상기 홀의 높이보다 낮은 높이를 갖는 것을 특징으로 한다.
또한, 상기 금속전극을 형성하는 단계 후, 상기 폴리실리콘전극 및 금속전극 상에 상기 홀의 나머지를 매립하는 보호막을 형성하는 단계를 더 포함하고, 상기 보호막은 질화막인 것을 특징으로 한다.
상술한 본 발명의 트랜지스터 제조 방법은 기판 상부에 채널을 형성함으로써, 각 트랜지스터 간의 간섭을 방지하기 위한 소자분리막 형성공정의 생략을 가능케 하는 효과가 있다.
또한, 'H' 자형의 채널을 형성하여 채널 길이를 증가시키고, 이에 따라 트랜지스터의 특성을 향상시키는 효과가 있다.
또한, 접합 영역을 게이트 패턴의 높이보다 상부에 위치시켜 후속 콘택 형성공정을 용이하게 하고, 콘택의 오픈불량을 방지하여 수율을 증가시키는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 기판(20) 상에 홀(23)을 제공하는 절연막(21)이 형성된다. 이때, 절연막(21)은 산화막으로 형성하는 것이 바람직하다.
그리고, 홀(23)의 중앙에는 기판(20)에 일부 매립되고, 나머지는 기판(20) 상부로 돌출되는 필라 바(27)가 형성되며, 필라 바(27) 하부의 기판(20)에는 불활성 영역(26)이 형성된다. 필라 바(27)는 채널 길이 확보를 위한 것으로, 필라 바(27)의 돌출된 높이는 적어도 홀(23) 높이의 절반을 넘지 않도록 형성하는 것이 바람직하며, 필라 바(27)는 절연막으로 형성하되, 질화막으로 형성하는 것이 바람직하다.
그리고, 홀(23)과 홀(23)의 어깨부 및 기판(20) 상에 돌출된 필라 바(27)의 단차를 따라 제1폴리실리콘막(28A)이 형성된다. 제1폴리실리콘막(28A)은 채널 및 접합영역 역할을 하기 위한 것으로, 홀(23) 및 필라 바(27)의 단차를 따라 형성되어 채널 길이('L2')를 확보할 수 있다. 또한, 홀(23) 상부의 절연막(21) 상에 형성되는 제1폴리실리콘막(28A)은 접합영역 역할을 하기 위한 것으로, 에피택셜 성장이 진행되어 홀(23) 측벽의 제1폴리실리콘막(28A)보다 두께가 증가된다.
그리고, 홀(23) 내의 제1폴리실리콘막(28A) 상에 게이트 절연막(29A)이 형성되며, 게이트 절연막(29A)의 단차를 따라 'H'자형의 폴리실리콘전극(30A)과 폴리실리콘전극(30A) 사이를 매립하여, 폴리실리콘전극(30A)에 감싸인 형태를 갖는 금속 전극(31A)이 형성된다. 이때, 게이트 절연막(29A), 폴리실리콘전극(30A) 및 금속전극(31A)은 홀(23)의 높이보다 낮은 높이로 형성되는 것이 바람직하다. 또한, 게이트 절연막(29A)은 채널 및 접합 영역 역할을 하는 제1폴리실리콘막(28A)과 폴리실리콘전극(30A)간의 절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다.
그리고, 폴리실리콘전극(30A) 및 금속전극(31A) 상에는 보호막(32)이 형성된다. 보호막(32)은 폴리실리콘전극(30A) 및 금속전극(31A)을 보호하기 위한 것으로, 절연막으로 형성하며, 질화막으로 형성하는 것이 바람직하다.
위와 같이, 기판(20) 표면에 채널을 형성하지 않고, 기판(20) 상부에 채널을 형성함으로써, 각 트랜지스터 간의 간섭을 방지하기 위한 소자분리막 형성공정의 생략이 가능하다.
또한, 'H'자형의 게이트 패턴을 따라 채널 역시 'H' 형으로 형성되면서, 도 1에서의 채널 길이 'L1'과 비교하여, 본 발명의 채널 길이 'L2'가 확연히 길어진 것을 확인할 수 있다. 채널 길이의 증가로 인해 트랜지스터의 특성을 향상시키는 장점이 있다.
또한, 접합 영역이 게이트 패턴보다 상부에 위치 함으로써, 후속 공정에서 접합 영역과의 연결을 위한 콘택 형성공정이 용이해지는 장점이 있다. 특히, 적어도 게이트 패턴의 높이만큼 접합 영역의 높이가 높아지면서, 콘택 형성시 식각높이가 줄어들어 콘택의 오픈불량(예컨대, 낫오픈(Not Open))이 방지되어, 수율이 높아지는 장점이 있다.
도 2의 트랜지스터를 형성하기 위한 제조 방법은 이하 도 3a 내지 도 3k에서 자세히 설명하기로 한다.
도 3a 내지 도 3k는 도 2의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 도 2와 동일한 도면 부호를 사용하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 기판(20) 상에 절연막(21)을 형성한다. 절연막(21)은 후속 채널 및 게이트 패턴이 형성될 영역을 제공하기 위한 것으로, 산화막으로 형성하는 것이 바람직하다.
이어서, 절연막 상에 제1감광막 패턴(22)을 형성한다. 제1감광막 패턴(22)은 절연막(21) 상에 감광막을 코팅(Coating)하고, 노광 및 현상으로 채널 및 게이트 패턴이 형성될 영역이 오픈되도록 패터닝하여 형성한다.
이어서, 제1감광막 패턴(22)을 식각마스크로 절연막(21)을 식각하여 기판(20)을 노출시킨다. 따라서, 절연막(21)의 식각에 의해 기판(20) 상에 홀(23, Hole)이 형성된다.
도 3b에 도시된 바와 같이, 제1감광막 패턴(22, 도 3a 참조)을 제거한다. 제1감광막 패턴(22)은 건식식각으로 제거하며, 건식식각은 산소 스트립 공정으로 진행하는 것이 바람직하다.
이어서, 홀(23) 내부에 필라 형성영역을 오픈시키는 제2감광막 패턴(24)을 형성한다. 제2감광막 패턴(24)은 홀(23)을 매립하도록 감광막을 코팅한 후, 노광 및 현상으로 필라 예정영역이 오픈되도록 패터닝하여 형성한다.
특히, 제2감광막 패턴(24)에 의해 오픈되는 필라 예정영역은 홀(23)의 정 중앙에 미세 패턴으로 형성되는 것이 바람직하다.
도 3c에 도시된 바와 같이, 제2감광막 패턴(24)을 식각장벽으로 기판(20)을 일정깊이 식각하여 트렌치(25)를 형성한다. 트렌치(25)는 후속 필라 바(Pillar Bar)를 세우기 위한 것이다.
이어서, 트렌치(25) 바닥부에 이온주입을 진행하여 불활성 영역(26)을 형성한다. 불활성 영역(26)은 후속 트랜지스터 형성 후, 기판(20)에 기생 채널(Channel)이 형성되지 않도록 하기 위한 것이다.
특히, 기생 채널을 방지하기 위해 트렌치(25)의 깊이는 적어도 2000Å이상 되도록 형성하는 것이 바람직하다.
도 3d에 도시된 바와 같이, 불활성 영역(26) 상에 트렌치(25) 및 제2감광막 패턴(24, 도 3c 참조)에 의해 제공되는 필라 예정영역에 절연막(도시생략)을 매립한다.
이어서, 절연막을 식각하여 기판(20) 상부에 일정 높이로 돌출되는 필라 바(27, Pillar Bar)를 형성한다. 이때, 필라 바(27)를 형성하는 절연막은 질화막으로 형성하는 것이 바람직하다.
이어서, 제2감광막 패턴(24, 도 3c 참조)을 제거한다. 제2감광막 패턴(24, 도 3c 참조)은 건식식각으로 제거하되, 건식식각은 산소 스트립 공정으로 진행할 수 있다.
따라서, 기판(20) 하부에는 기생 채널 방지를 위한 불활성 영역(26)이 형성 되고, 불활성 영역(26) 상에 기판(20)에 일부 매립되고, 나머지는 기판(20) 상부로 일정 높이 돌출되는 필라 바(27)가 형성된다. 필라 바(27)는 후속 트랜지스터의 채널 길이(Channel Length)를 확보하기 위한 것으로, 기판(20) 상부로 돌출되는 높이가 높아질수록 채널 길이가 증가되는 효과가 있다. 한편, 필라 바(27)는 홀(23) 내에 게이트 패턴을 온전히 형성하기 위해 기판(20) 상부로 돌출 되는 높이가 홀(23) 높이의 절반을 넘지 않도록 하는 것이 바람직하다. 즉, 필라 바(27)의 높이가 높아질수록 채널 길이가 증가하나, 필라 바(27)의 높이가 일정 높이 이상으로 높아지면 홀(23) 내에 게이트 패턴이 온전히 형성되지 않으므로, 홀(23)의 높이의 절반을 넘지 않도록 조절한다.
도 3e에 도시된 바와 같이, 홀(23)을 포함하는 전체 구조의 단차를 따라 제1폴리실리콘막(28)을 형성한다. 제1폴리실리콘막(28)은 후속 트랜지스터의 채널 및 접합영역을 형성하기 위한 것이다.
이어서, 제1폴리실리콘막(28) 상에 게이트 절연막(29)을 형성한다. 게이트 절연막(29)은 채널 및 접합영역을 위한 제1폴리실리콘막(28)과 후속 게이트 패턴 간의 절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다.
도 3f에 도시된 바와 같이, 게이트 절연막(29)의 단차를 따라 제2폴리실리콘막(30)을 형성한다. 제2폴리실리콘막(30)은 게이트 전극 역할을 하기 위한 것이며, 필라 바(27)가 돌출된 홀(23) 내에 단차를 따라 형성되어 'H'형태를 갖는다.
이어서, 제2폴리실리콘막(30) 사이의 홀(23)을 매립하는 금속막(31)을 형성한다. 금속막(31)은 제2폴리실리콘막(30)과 함께 게이트 전극 역할을 하기 위한 것 이며, 게이트 패턴의 저항을 낮추기 위한 것으로, 비저항이 낮은 텅스텐(W)으로 형성하는 것이 바람직하다.
도 3g에 도시된 바와 같이, 에치백(Etch Back)을 진행하여 금속막(31A) 및 제2폴리실리콘막(30A)을 홀(23)의 높이보다 낮도록 식각한다. 즉, 홀(23)을 이루는 절연막(21)의 높이보다 낮도록 식각한다.
이때, 에치백에 의해 게이트 절연막(29A) 역시 식각되어 금속막(31A) 및 제2폴리실리콘막(30A)과 동일한 높이로 잔류한다.
이하, 식각된 제2폴리실리콘막(30A)을 '폴리실리콘전극(30A)'이라 하고, 식각된 금속막(31A)을 '금속전극(31A)'이라고 한다. 특히, 금속전극(31A)은 'H'자형으로 형성된 폴리실리콘전극(30A)에 감싸인 형태로 형성되어, 직접적으로 절연막과 접촉되는 것을 방지함으로써 텅스텐이 대기 중에 노출되어 발생하는 이상산화 등의 문제를 방지하고, 따라서 안정적인 소자 형성이 가능하다.
도 3h에 도시된 바와 같이, 폴리실리콘전극(30A) 및 금속전극(31A) 상에 보호막(32)을 형성한다. 보호막(32)은 폴리실리콘전극(30A) 및 금속전극(31A)을 보호하기 위한 것으로, 홀(23)의 나머지 부분을 매립하도록 절연막을 형성한 후, 제1폴리실리콘막(28)의 표면이 드러나는 타겟 즉, 제1폴리실리콘막(28)과 동일한 표면 높이를 갖도록 식각하여 형성한다. 이때, 보호막(32)은 질화막으로 형성하는 것이 바람직하다.
도 3i에 도시된 바와 같이, 보호막(32) 및 제1폴리실리콘막(28) 상에 제3감광막 패턴(33)을 형성한다. 제3감광막 패턴(33)은 트랜지스터 분리를 위해, 접합영 역을 분리하기 위한 것으로, 제3감광막 패턴(33)의 선폭은 홀(23)의 선폭보다 넓게 패터닝하는 것이 바람직하다.
도 3j에 도시된 바와 같이, 제3감광막 패턴(33, 도 3i 참조)을 식각장벽으로 제1폴리실리콘막(28A)을 식각한다. 따라서, 제1폴리실리콘막(28A)은 홀(23) 내부 및 홀(23)의 어깨부에만 잔류한다.
이어서, 제3감광막 패턴(33, 도 3i 참조)을 제거한다. 제3감광막 패턴(33)은 건식식각으로 제거하며, 건식식각은 산소 스트립 공정으로 진행하는 것이 바람직하다.
제1폴리실리콘막(28A)을 식각하여 홀(23)의 어깨부에만 잔류시킴으로써 접합영역이 분리되고, 따라서 각각의 트랜지스터가 분리된다. 홀(23) 내의 제1폴리실리콘막(28A)은 'H'자형으로 형성된 폴리실리콘전극(30A)을 따라 'H'자형으로 채널을 형성하고, 홀(23)의 어깨부에 형성된 제1폴리실리콘막(28A)은 접합 영역이 된다.
도 3k에 도시된 바와 같이, 홀(23)의 어깨부에 형성된 제1폴리실리콘막(28B)에 에피택셜 성장(Epitaxial Growth)을 진행하여 접합 영역의 두께를 상향시킨다.
위와 같이, 기판(20) 표면에 채널을 형성하지 않고, 기판(20) 상부에 채널을 형성함으로써, 각 트랜지스터 간의 간섭을 방지하기 위한 소자분리막 형성공정의 생략이 가능하다.
또한, 'H'자형의 게이트 패턴을 따라 채널 역시 'H' 형으로 형성되면서, 도 1에서의 채널 길이 'L1'과 비교하여, 본 발명의 채널 길이 'L2'가 확연히 길어진 것 을 확인할 수 있다. 채널 길이의 증가로 인해 트랜지스터의 특성을 향상시키는 장점이 있다.
또한, 접합 영역이 게이트 패턴보다 상부에 위치함으로써, 후속 공정에서 접합 영역과의 연결을 위한 콘택 형성공정이 용이해지는 장점이 있다. 특히, 적어도 게이트 패턴의 높이만큼 접합 영역의 높이가 높아지면서, 콘택 형성시 식각높이가 줄어들어 콘택의 오픈불량(예컨대, 낫오픈(Not Open))이 방지되어, 수율이 높아지는 장점이 있다.
한편, 본 발명의 트랜지스터는 채널 구조를 갖는 모든 메모리 제조분야에서 활용 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도,
도 2는 본 발명의 실시예에 따른 트랜지스터를 설명하기 위한 단면도,
도 3a 내지 도 3k는 도 2의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요한 부분에 대한 부호의 설명
20 : 기판 21 : 절연막
22 : 제1감광막 패턴 23 : 홀
24 : 제2감광막 패턴 25 : 리세스
26 : 불활성 영역 27 : 필라 바
28, 28A : 제1폴리실리콘막 29, 29A : 게이트 절연막
30 : 제2폴리실리콘막 31 : 금속막
32 : 보호막 33 : 제3감광막 패턴

Claims (21)

  1. 기판 상부에 홀을 제공하는 절연막;
    상기 홀의 중앙에 형성되고 상기 기판에 일부 매립되며 나머지는 기판 상부로 돌출되는 필라 바;
    상기 홀과 홀의 어깨부 및 필라 바의 단차를 따라 형성되는 제1폴리실리콘막;
    상기 홀 내의 제1폴리실리콘막에 형성되는 게이트 절연막;
    상기 게이트 절연막의 단차를 따라 형성되는 폴리실리콘전극; 및
    상기 폴리실리콘전극 사이를 매립하는 금속전극
    을 포함하는 트랜지스터.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 필라 바 하부의 기판에 불활성 영역을 더 포함하는 트랜지스터.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 홀 내부의 제1폴리실리콘막은 채널을 형성하고, 상기 홀의 어깨부에 형성된 제1폴리실리콘막은 접합 영역을 형성하는 트랜지스터.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 홀의 어깨부에 형성된 제1폴리실리콘막은 에피택셜 성장된 트랜지스터.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 폴리실리콘 전극은 'H'자형을 갖는 트랜지스터.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 금속전극은 텅스텐인 트랜지스터.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 필라 바는 질화막인 트랜지스터.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 폴리실리콘 전극은 상기 홀의 높이보다 낮은 높이를 갖는 트랜지스터.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 폴리실리콘전극 및 금속전극 상에 형성된 보호막을 더 포함하는 트랜지스터.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 보호막은 질화막인 트랜지스터.
  11. 기판 상에 홀을 제공하는 절연막을 형성하는 단계;
    상기 홀의 중앙에 상기 기판에 일부 매립되며 나머지는 기판 상부로 돌출되는 필라 바를 형성하는 단계;
    상기 홀 및 필라 바를 포함하는 전체구조의 단차를 따라 제1폴리실리콘막을 형성하는 단계;
    상기 제1폴리실리콘막 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 단차를 따라 폴리실리콘전극을 형성하는 단계;
    상기 폴리실리콘전극 사이를 매립하는 금속전극을 형성하는 단계; 및
    상기 제1폴리실리콘막을 상기 홀 및 홀의 어깨부에만 잔류하도록 패터닝하는 단계
    를 포함하는 트랜지스터 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 필라 바를 형성하는 단계는,
    상기 홀 내에 필라 예정지역을 오픈시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각장벽으로 상기 기판을 리세스 시키는 단계;
    상기 리세스 된 기판 하부에 불활성 영역을 형성하는 단계;
    상기 불활성 영역 상에 상기 기판에 일부 매립되고 나머지는 기판 상부로 돌출되는 필라 바를 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1폴리실리콘막을 패터닝하는 단계 후,
    상기 홀의 어깨부에 형성된 제1폴리실리콘막을 에피택셜 성장시키는 단계를 더 포함하는 트랜지스터 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 절연막은 산화막인 트랜지스터 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 게이트 절연막은 산화막인 트랜지스터 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 금속전극은 텅스텐인 트랜지스터 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 폴리실리콘 전극은 H자형의 형태를 갖는 트랜지스터 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 금속전극을 형성하는 단계 후,
    상기 폴리실리콘전극 및 금속전극 상에 상기 홀의 나머지를 매립하는 보호막을 형성하는 단계를 더 포함하는 트랜지스터 제조 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서,
    상기 보호막은 질화막인 트랜지스터 제조 방법.
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