JPH03106027A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体袋置の製遠方法に係り、特に多層配線構造を有す
る半導体集積回路の製遣方法に関し、比較的容易なパタ
ーン形成プロセスにより、配線層のコンタクトホールの
高精度の位置合わせを行ない、高密度の多層配線梢遣を
実現する半導体装置の製造方法を提供することを目的と
し、多層配線横造を有する半導体装置の製造方法におい
て、第１の配線層上にストッパー層を形成する工程と、
全面に層間絶縁層を堆積し，た後、所定のマスクパター
ンを用いて第２の配ＢＮのコンタクトホールを開口する
際に、前記ストッパー層をマスクとしてセルファライン
にホール形成を行ない、前記第１の配線層側壁に前記層
間絶縁層からなるサイドウォール層を残存させる工程と
、前記コンタクトホールに、前記ストッパー層及び前記
サイドウォール層によって前記第１の配ａ層と絶縁され
た前記第２の配線層を形戒する工程とを含むように構或
する． ［産業上の利用分野］ 本発明は半導体装置の製造方法に係り、特に多層配線構
造を有する半導体集積回路の製造方法に関する。

［従来の技術］ 近年、ｍ細化の一途を辿る半導体集積回路においては、
横方向の高密度化と共に、配線層の多層化も行なわれる
ようになってきた．そしてこの配線層の多層化の際には
、パターンの微細イヒと配線のためのコンタクトホール
の高精度な位置合わせが要求される． 従来、こうした配線層のパターンａｍ化及びコンタクト
ホールの高精度な位置合わせ技術は、例えば縮小投影を
用いた極めて高精度のステッパー露光装置等によって行
なわれていた。

［発明か解決しようとする課題］ しかし、このような従来の多層配線層の形成方法におい
ては、配線層のコンタクトホールを高精度に位置合わせ
して開口するために、極めて高精度の装置を用いる必要
があることにより、作業性が低下し高コストになるとい
う問題があった。

そこで本発明は、比較的容易なパターン形成プロセスに
より、配線層のコンタクトホールの高精度の位置合わせ
を行ない、高密度の多層配線構造を実現する半導体装置
の！＠！遣方法を提供することを目的とする。

［課題を解決するための手段］ 上記課題は、多層配線構造を有する半導体装置の製造方
法において、第１の配線層上にストッパー層を形成する
工程と、全面に眉間絶縁層を堆積した後、所定のマスク
パターンを用いて第２の配線層のコンタクトホールを開
口する際に、前記ストッパー層をマスクとしてセルファ
ラインにホール形戒を行ない、前記第１の配線層側壁に
前記層間絶縁層からなるサイドウォール層を残存させる
工程と、前記コンタクトホールに、前記ストッパーＷ及
び前記サイドウォール層によって前記第１の配線層と絶
縁された前記第２の配線層を形成する工程とを含むこと
を特徴とする半導体装置の製造方法によって達成される
． また、上記方法において、前記ストッパー層がＡＪｌＮ
ｘ又はＡ．ＱＯｘからなることを特徴とする半導体装置
の製造方法によって達威される。

［作　用コ 本発明は、眉間絶縁層とのヱッチング選択比が大きいＡ
Ｊ！Ｎｘ又はＡＪＯｘからなるストッパー層を第１の配
線層上に形成することにより、第２の配線層のコンタク
トホールを開口する際に、ストッパー層をマスクとして
用いてセルファラインにホール形成を行なうことができ
る。これにより、ある程度ラフなコンタクトマスクパタ
ーンを用いても第２の配線層のコンタクトホールの位置
合わせを高精度に行なうことができると共に、開口され
たコンタクトホールにおいて、第１の配線層の上部及び
四面のストッパー層及びサイドウォール層によって第１
の配線層と第２の配線層とを完全に分離することができ
る． ［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図は、本発明の一実施例によるメモリセルの製造方
法を示す工程図、第２図及び第３図は、それぞれ第１図
に示された工程により製造されたメモリセルの平面図及
び斜視図である。

例えばシリコン基板からなる半導体基板２上に、Ｓ　Ｌ
　０　２層４及びＳｉｉＮ４層６を順に形成した後、バ
ターニングしたレジスト（図示せず）を用いてフィール
ド領域のＳｉｉＮｔ層６を選択的に除去する．そして素
子領域上のレジスト及びＳｉ３Ｎ，層６をマスクとして
、フィールド領域に選択的にＢ”　　（硼素イオン）の
イオン注入を行ない、Ｂ＋イオン注入領域８を形成する
（第１図（ａ）参照）。

次いで、Ｓ　ｉ　ｍ　Ｎ　４層６をマスクとするＬＯＧ
Ｏ　Ｓ　（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓ
ｉｌｉｃｏｎ）法により、フィールド領域に厚い膜厚の
フィールド酸化膜１０を形成して、素子領域の分離を行
なう．このとき、Ｂ”イオン注入領域８はアニールされ
てフィールド酸化膜１０下のｐ型チャネルカットＦｌ８
　ａとなる． そしてＳ　ｉ　ｓ　Ｎ　４層６及びＳ　ｉ　Ｏ　２層４
を除去した後、素子領域の半導体基板２上にゲート酸化
膜１２を形成する．続いて、ポリシリコン層１４、Ｓ　
ｉ　Ｏ　２　Ｎ　１６及びＡ　Ｊ　Ｎ　Ｘストッパー層
１８を順に形成する．そしてＡｊＮｘストッパー層１８
上にレジスト２０を塗布して、所定の形状にバターニン
グする（第１図＜ｂ＞参照）． 次いで、このバターニングしたレジスト２０をマスクと
して、ＡＮＮｘストッパー層１８、Ｓｔ０２層１６及び
ポリシリコン層１４を順に選択エッチングする。こうし
て、ポリシリコン層からなる複数のワードライン１４ａ
が形成される．なお、このエッチングの際、ポリシリコ
ン１１４とＳｉＯ２層１６及びＡｊＮｘストッパー層１
８とのエッチング速度の異なるエッチャントを用いて、
図に示すように、ワードライン１４ａをサイドエッチす
ることが望ましい。

続いて、レジスト２０を除去した後、ＡＪＮエストッパ
ー層１８、ＳｉＯ２層１６及びワードライン１４ａをマ
スクとして、選択的にＡｓ”　　（ヒ素イオン｝のイオ
ン注入を行ない、Ａｓ＋イオン注入領域２２を形成する
（第１図（ｃ）参照）．次いで、Ａｓ＋イオン注入領ｊ
ｊ！！２２をアニール処理によってｎ型ビットコンタク
ト領域２２ａ及びｎ型キャパシタ不純物領域２２ｂとす
ると共に、全面にＳ　ｉ　Ｏ　２からなる眉間絶縁層２
４を堆積させる．そして眉間絶縁Ｍ２４上にレジスト２
６を塗布し、所定の形状にパターニングした後、このバ
ターニングしたレジスト２６をマスクとしてＲＩ　Ｅ　
（Ｒｅａｃｉｔｖｅ　Ｊｏｎ　Ｅｔｃｈｉｎｇ）法によ
る眉間絶縁層２４の選択エッチングを行ない、ｎ型ビッ
トコンタクト領域２２ａ上にビットコンタクトホール２
８を開口する。

このとき、ワードライン１４ａ上にはＡｊＮＸストッパ
ー層１８が形成されているため、レジスト２６のバター
ニングが非常にラフであっても、ＡＪＩＮｘストッパー
層１８をマスクとしてセルアラインにエッチングされる
ことにより、開口されるビットコンタクトホール２８は
高精度に位置合わせされる。また、ｎ型ビットコンタク
ト領域２２ａに隣接するワードライン１４ａ側壁には、
ＳｉＯ２からなるサイドウォール層２　４　ａ：ＭＴＡ
留する（第１図（ｄ）参照）． 次いで、ポリシリコン層、Ｓ　ｉ　Ｏ　２膜及びＡｊＮ
ｘストッパー層を順に形威した後、所定の形状にパター
ニングして、ビットコンタクトホール２８を介してｎ型
ビットコンタクト領域２２ａに接続されるポリシリコン
からなるビットライン３０並びにこのビットライン３０
上のＳｉＯ．ｌ３２及び，ｌ　Ｎ．ストッパー層３４を
形成する。このとさ、ワードライン１４ａ上のＡＩＮｘ
ストッパー層１８及び曲面のサイドウォールＭ　２　４
　ａにより、ビットコンタクトホール２８内のビットラ
イン３０とこれに隣接するワードライン１４ａとは、完
全に分離される。なお、この工程において、ビットライ
ン３０を形成する際、ポリシリコン層と３　ｉ　０　２
膜及びＡＪＩＮｘストッパー層とのエッチング速度の異
なるヱッチャントを用いて、ポリシリコンからなるビッ
トライン３０をサイドエッチすることが望ましい（第ｌ
図（ｅ）参照）。

次いで、全面にＳｉＯ２からなる層間絶縁層３６を堆積
させる．そして眉間絶縁層３６上にレジスト３８を塗布
し、所定の形状にバターニングした後、このバターニン
グしたレジスト３８をマスクとするＲＩＥ法により、ｎ
型キャパシタ不純物領１ｄ２２ｂ上にキャパシタコンタ
クトホール４０を開口する。

このときも、ビットコンタクトホール２８を開ロする工
程と同様に、ワードライン１４ａ上にはＡ．ＯＮｘスト
ッパー層１８が形成され、またビットライン３０上には
ＡｊＮｘストッパー層３４が形成されているため、レジ
スト３８のパターニングが非常にラフであっても、ＡＪ
ＩＮｘストッパー層３４及びＡＪＮｘストッパー層１８
をマスクとしてセルアラインにエッチングされることに
より、キャパシタコンタクトホール４ｏは高精度に位置
合わせされる。また、ｎ型キャパシタ不純物領域２２ｂ
に隣接するビットライン３０側壁及びワードライン１４
ａ側壁には、それぞれＳ　ｉ　Ｏ　２からなるサイドウ
ォール層３６ａ及びサイドウオール層２４ｂが残留する
（第１図（ｆ）参照）。

次いで、ｎ型キャパシタ不純物領域２２ｂ上のキャパシ
タコンタクトホール４０に、ポリシリコンからなるキャ
パシタ層４２を形成する．このキャパシタＭ４２は、キ
ャパシタ容量を高めるため表面積を大きくしたフィン構
造を有している．そしてビットライン３０上のＡＪＮｘ
ストッパー層３４及び四面のサイドウオール層３６ａに
より、またワードライン１４ａ上のＡＪＩＮｘストッパ
ー層１８及び四面のサイドウオール層２４ａにより、キ
ャパシタコンタクトホール４０内のキャパシタ層４２と
これに隣接するビットライン３０及びワードライン１４
ａとは、完全に分離される。

続いて、フィン構造のキャパシタ層４２上に、Ｓ　ｉ　
０２　ＮＪ／　Ｓ　ｉ　３Ｎ４層４４を形成した後、こ
のＳ　ｉ　Ｏ　２　Ｍ　／　Ｓ　ｉ　ｓ　Ｎ　４層４４
及び層間絶縁層３６上に、ポリシリコンからなるセルプ
レート層４６を形成する（第１図（ｇ）参照）。

次に、このようにして作製されたメモリセルの平面図及
び斜視図を、それぞれ第２図及び第３図に示す。

第１図（Ｃ）に示す工程で形成されるワードライン１４
ａ及び第１図（ｅ）に示す工程で形成されるビットライ
ン３０は、メッシュ状に配線されている．そしてこれら
ワードライン１４ａ及びビットライン３０上にはそれぞ
れＡＪＩ　Ｎｘストッパー層１８．３４が形成されてい
るため、第１図（ｄ）に示す工程において、ビットコン
タクトホ一ル２８を開口するためのレジストマスクをパ
タニングする際に、第２図のＡ部に破線で示されるよう
な非常にラフなビットコンタクトマスクパターンを用い
ることができる。同様にして、第１図（ｆ）に示す工程
において、キャパシタコンタクトホール４０を開口する
ためのレジストマスクをバターニングする際に、Ｂ部に
破線で示されるような非常にラフなキャパシタコンタク
トマスクパターンを用いることができる。

すなわち、このようなＡ部のビットコンタクトマスクパ
ターン及びＢ部のキャパシタコンタクトマスクパターン
を非常にラフに形威しても、その後のエッチ工程におい
ては、ワードライン１４ａ及びビットライン３０上にそ
れぞれ形戒されたＡＩＮ．ストッパー層１８．３４がマ
スクとして働き、セルファラインにビットコンタクト部
４８及びキャパシタコンタクト部５０が形成される。

このようにして、高精度の装置を用いることなく、従来
の加工精度のレベルでのフォトリソグラフィ及びヱッチ
ングを行なうことにより、ビットコンタクトホール２８
及びキャパシタコンタクトホール４０を高精度に位置合
わせして形成することができる．従って、第３図に示さ
れるように、ワードライン１４ａ、ビットライン３０及
びキャパシタ層４２の多層配線構造の高密度化を実現す
ることができる。

このように本実施例によれば、フードラインｌ４ａ及び
ビットライン３０上にはそれぞれＡｊＮ８ストッパー層
１８．３４を形成することにより、これらのＡＪＮｘス
トッパー１１．８．３４をマスクとして用いて、セルフ
ァラインにビットコンタクトホール２８及びキャパシタ
コンタク１〜ホール４０を形戒することができる。従っ
て、ワードライン１４ａ、ビットライン３０及びキャパ
シタ層４２の多層配線楕造におけるビットコンタクトホ
ール２８及びキャパシタコンタクトホール４０の位置合
わせを高精度に行なうことができる。

また、ビットコンタクトホール２８及びキャパシタコン
タクトホール４０を開口する際、ワードライン１４ａ側
壁及びビットライン３０測壁にＳｉｏ２サイドウオール
層２４ａ．２４ｂ．３０ａを形成することにより、ビツ
１−コンタクトホール２８及びキャパシタコンタクトホ
ール４０内におけるワードライン１４ａ、ビットライン
３０及びキャパシタ層４２の相互の絶縁性を完全にする
ことができる． 本発明者は、このような本実施例による比較的容易なパ
ターン形戒プロセスを用いて、２μｍ２／　ｂ　ｉ　ｔ
のセル面積の高密度なＤ−ＲＡＭを作製することができ
た． なお、上記実施例においては、ワードライン１４ａ及び
ビットライン３０上に形戒するストッパー層としてＡｊ
Ｎｘを用いているが、Ａｊ！Ｏｘであってもよい．また
、Ｓ　ｉ　Ｎ　ｘを用いることも考えられるが、本発明
者らの実験によれば、ＡｊＮｘＭ．又はＡｊＯｘＭの場
合、Ｓｉｆｔ膜との選択比が１００〜２００であるのに
対して、Ｓ　ｉ　Ｎ　ｘ膜の場合は１０〜２０である。

このため、ＳｉＯ２からなる眉間絶縁層のエッチングの
際に充分なマスク性を有しない．従って、ストッパー層
としてＡｆＮエ又はＡＪ　Ｏｘを用いることにより、歩
留まりを向上させることができる。

［発明の効果］ 以上のように本発明によれば、多層配線構造を有する半
導体装置の製造方法において、層間絶縁層とのエッチン
グ選択比が大きいＡＪＮｘ又はＡ．ｆｌＯＫからなるス
トッパー層を第１の配線層上に形成し、第２の配線層の
コンタクトホールを開口する際に、このストッパー層を
マスクとして用いてセルファライメントにホール形成を
行なうことにより、第２の配線層のコンタクトホールの
位置合わせを高精度に行なうことができると共に、コン
タクトホールにおける第１の配線層と第２の配線層との
絶縁性を完全にすることができる．これにより、比較的
容易なパターン形成プロセスにより、配線層のコンタク
トホールの高精度の位置合わせを行なうことができ、高
密度化を実現することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるメモリセルの製造方
法を示す工程図、 第２図は、第ｌ図に示された工程により製造されたメモ
リセルの平面図、 第３図は、第１図に示された工程により製造されたメモ
リセルの斜視図である。 図において、 ２・・・・・・半導体基板、 ４，１６．３２・・・・・・Ｓ　ｉ　Ｏ　２層、６・・
・・・・Ｓ　ｉ　ｓ　Ｎ　４層、８・・・・・・Ｂ＋イ
オン注入領域、 ８ａ・・・・・・ｐ型チャネルカット層、１０・・・・
・・フィールド酸化膜、 １２・・・・・・ゲート酸化膜、 １４・・・・・・ポリシリコン層、 １４ａ・・・・・・ワードライン、 １　８．３４・＝−ＡｊＩＮｘストッパー層、２０，２
６．３８・・・・・・レジスト、２２・・・・・・Ａｓ
“イオン注入領域、２２ａ・・・・・・ｎ型ビットコン
タクト領域、２２ｂ・・−・・・ｎ型キャパシタ不純物
領域、２４．３６・・・・・・層間絶縁層、 ２４ａ．２４ｂ，３６ａ・・・・・・サイドウォール層
、２８・・・・・・ビットコンタクトホール、３０・・
・・・・ビットライン、 ４０・・・・・・キャパシタコンタクトホール、４２・
・・・・・キャパシタ層、 ４４・・・・・・ＳｉＯ２層／ＳｉｉＮ＜層、４６・・
・・・・セルプレート層、

Claims (1)

1. 【特許請求の範囲】 １、多層配線構造を有する半導体装置の製造方法におい
   て、 第１の配線層上にストッパー層を形成する工程と、 全面に層間絶縁層を堆積した後、所定のマスクパターン
   を用いて第２の配線層のコンタクトホールを開口する際
   に、前記ストッパー層をマスクとしてセルフアラインに
   ホール形成を行ない、前記第１の配線層側壁に前記層間
   絶縁層からなるサイドウォール層を残存させる工程と、 前記コンタクトホールに、前記ストッパー層及び前記サ
   イドウォール層によって前記第１の配線層と絶縁された
   前記第２の配線層を形成する工程と を含むことを特徴とする半導体装置の製造方法。 ２、請求項１記載の方法において、前記ストッパー層が
   ＡｌＮ＿ｘ又はＡｌＯ＿ｘからなることを特徴とする半
   導体装置の製造方法。