CN109427650A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN109427650A
CN109427650A CN201710734706.4A CN201710734706A CN109427650A CN 109427650 A CN109427650 A CN 109427650A CN 201710734706 A CN201710734706 A CN 201710734706A CN 109427650 A CN109427650 A CN 109427650A
Authority
CN
China
Prior art keywords
layer
stop
mask
etching
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710734706.4A
Other languages
English (en)
Other versions
CN109427650B (zh
Inventor
周俊卿
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710734706.4A priority Critical patent/CN109427650B/zh
Publication of CN109427650A publication Critical patent/CN109427650A/zh
Application granted granted Critical
Publication of CN109427650B publication Critical patent/CN109427650B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有第一互连结构；在所述第一互连结构上形成第一停止层；在基底和第一停止层上形成第一介质层；采用第一刻蚀工艺对第一互连线上的第一介质层进行刻蚀，直至暴露出第一停止层，在所述第一介质层内形成第一开口；采用第二刻蚀工艺对第一介质层进行刻蚀，在第一介质层内形成沟槽，并对第一开口底部的第一停止层进行刻蚀，直至暴露出第一互连结构，在第一停止层和第一介质层内形成通孔，所述通孔和沟槽连通。所述方法形成的器件的性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，半导体器件已经具有深亚微米结构，半导体集成电路IC中包含巨大数量的半导体元件。在这种大规模集成电路中，不仅保护单层互连结构，还包括多层互连结构。其中多层互连结构相互堆叠，并通过多层互连结构间的介质层进行隔离。特别地，利用双镶嵌(dual-damascene)工艺形成多层互连结构时，需要预先在介质层中形成用于互连的沟槽和通孔，然后用导电材料如铜填充所述沟槽和通孔。
所述双镶嵌工艺，按照工艺实现先后方式的不同可分为两类：先沟槽工艺(TrenchFirst)和先通孔(Via First)工艺。先沟槽工艺包括：首先在已沉积的介质层上刻蚀出沟槽图形，然后再刻蚀出通孔图形；先通孔工艺包括：首先在介质层中定义出穿过介质层的通孔，然后利用另一光刻胶定义并形成沟槽。
然而，现有技术中双镶嵌工艺形成的通孔的底部尺寸与顶部尺寸差异较大。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高通孔的可控性。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一互连结构；在所述第一互连结构上形成第一停止层；在所述基底和第一停止层上形成第一介质层；采用第一刻蚀工艺对所述第一互连结构上的第一介质层进行刻蚀，直至暴露出第一停止层，在所述第一介质层内形成第一开口；采用第二刻蚀工艺对第一介质层进行刻蚀，在所述第一介质层内形成沟槽，并对第一开口底部的第一停止层进行刻蚀，直至暴露出第一互连结构，在所述第一停止层和第一介质层内形成通孔，所述通孔与沟槽连通。
可选的，所述第一开口的侧壁与底部构成第一夹角，所述第一夹角的范围为：90度～95度；所述沟槽的侧壁与底部构成第二夹角，所述第二夹角大于第一夹角。
可选的，所述第一刻蚀工艺包括第一刻蚀气体；所述第二刻蚀工艺包括第二刻蚀气体；所述第一刻蚀气体和第二刻蚀气体均包括含氧气体和含氟气体，且所述第一刻蚀气体中的氧氟比大于第二刻蚀气体中刻蚀气体的氧氟比。
可选的，所述第一刻蚀工艺的参数包括：第一刻蚀气体包括CH2F2、N2、O2和H2，其中，CH2F2的流量为5标准毫升/分钟～200标准毫升/分钟，N2的流量为10标准毫升/分钟～200标准毫升/分钟，O2的流量为10标准毫升/分钟～200标准毫升/分钟，H2的流量为10标准毫升/分钟～200标准毫升/分钟，气压为10毫托～200毫托，功率为100瓦～1000瓦。
可选的，所述第二刻蚀工艺的参数包括：所述第二刻蚀气体包括C4F8、N2、O2和Ar，其中，C4F8的流量为5标准毫升/分钟～200标准毫升/分钟，N2的流量为10标准毫升/分钟～200标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Ar的流量为200标准毫升/分钟～2000标准毫升/分钟，气压为10毫托～200毫托，功率为100瓦～1000瓦。
可选的，第二刻蚀工艺对第一停止层和第一介质层的选择比为：4:1～100:1。
可选的，所述第一停止层的材料包括：AlOx，x的范围为0.5～3，所述第一停止层的厚度为20埃～30埃。
可选的，形成所述第一停止层之前，还包括：在所述第一互连结构上形成第二停止层。
可选的，所述第二停止部的材料包括：氮化铝，所述第二停止层的厚度为：20埃～30埃。
可选的，形成所述第二停止层之后，形成第一停止层之前，还包括：在第二停止层上形成第三停止层。
可选的，所述第三停止层的材料包括：SiCN或者SiCO，所述第三停止层的厚度为：30埃～70埃。
可选的，所述第一介质层上具有掩膜层，所述掩膜层内具有第一掩膜开口和第二掩膜开口；当所述通孔侧壁和沟槽侧壁连通时，所述通孔和沟槽的形成步骤包括：在所述第二掩膜开口内形成牺牲层；以所述牺牲层和掩膜层为掩膜，采用所述第一刻蚀工艺刻蚀形成所述第一开口；形成第一开口之后，去除牺牲层；去除所述牺牲层之后，以所述掩膜层为掩膜，采用所述第二刻蚀工艺对第一开口底部的第一停止层和第三停止层进行刻蚀，直至暴露出第二停止层，在第一停止层、第三停止层和第一介质层内形成第二开口，并对第二掩膜开口底部的第一介质层顶部进行刻蚀，在第一介质层内形成沟槽；采用第三刻蚀工艺对第二开口底部的第二停止层进行刻蚀，直至暴露出第一互连结构的顶部表面，在所述第一停止层、第二停止层、第三停止层和第一介质层内形成所述沟槽，并对所述掩膜层进行刻蚀，直至暴露出第一介质层的顶部表面。
可选的，当所述沟槽的底部与通孔的顶部连通时，所述通孔和沟槽的形成步骤包括：在所述第一介质层上形成第一掩膜层，所述第一掩膜层内具有第一掩膜开口；在所述第一掩膜开口内和第一掩膜层上形成第二掩膜层，所述第二掩膜层内具有第二掩膜开口，所述第二掩膜开口沿平行于基底表面方向上的尺寸小于第一掩膜开口的尺寸，且所述第二掩膜开口在基底表面上的投影与第一掩膜开口在基底表面上的投影有部分重叠；以所述第二掩膜层为掩膜，采用第一刻蚀工艺形成第一开口；形成第一开口之后，去除第二掩膜层；去除所述第二掩膜层之后，以所述第一掩膜层为掩膜，采用第二刻蚀工艺对第一介质层进行刻蚀，在所述第一介质层内形成所述沟槽，并对第一开口底部的第一停止层进行刻蚀，在所述第一停止层和第一介质层内形成所述通孔。
可选的，所述通孔底部沿平行于基底表面的方向上的尺寸为：15纳米～50纳米。
可选的，形成所述通孔和沟槽之后，还包括：在所述通孔和沟槽内形成第二互连结构。
本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底上具有第一互连结构；位于第一互连结构上的第一停止层；位于基底和第一停止层上的第一介质层，所述第一介质层内具有通孔和沟槽，所述沟槽与通孔连通，且所述通孔的底部暴露出第一互连结构的顶部表面。
可选的，所述通孔底部沿平行于基底表面的方向上的尺寸为：15纳米～50纳米。
可选的，所述第一停止层的材料包括：AlOx，x的范围为0.5～3，所述第一停止层的厚度为20埃～30埃。
可选的，所述通孔和沟槽侧壁连通；或者，所述沟槽的底部与通孔的顶部连通。
可选的，所述半导体结构还包括：位于所述通孔和沟槽内的第二互连结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述第一刻蚀工艺用于控制第一开口的形貌。在所述第一刻蚀工艺过程中，所述第一停止层与第一介质层之间具有较大的刻蚀选择比，使得形成的第一开口能够停止在第一停止层上。所述第一刻蚀工艺之后，进行所述第二刻蚀工艺，所述第二刻蚀工艺用于控制沟槽的形貌。在所述第二刻蚀工艺过程中，第一开口底部的停止层也被去除。由于第一停止层的厚度较薄，因此，所述第二刻蚀工艺形成的通孔的底部尺寸与第一开口底部的尺寸差异较小。
进一步，所述第一开口的侧壁与其底部构成的第一夹角较小，第一夹角的范围为：90度～95度，使得第一开口侧壁与底部接近垂直。并且，第一停止层的厚度较薄，使得去除第一开口底部的第一停止层形成的通孔的底部尺寸与第一开口顶部的差异较小。所述第一开口顶部尺寸可根据实际工艺需要进行自定义，使得所述通孔底部的尺寸较大，使得后续位于通孔内的第二互连结构与第一互连结构的接触面积较大，有利于降低第二互连结构与第一互连结构的接触电阻。
进一步，所述沟槽的侧壁与底部构成第二夹角，所述第二夹角大于第一夹角，即：所述沟槽的顶部尺寸大于底部尺寸。后续在所述沟槽内形成第二互连结构，由于所述沟槽的顶部尺寸大于底部尺寸，因此，所述第二互连结构的材料易进入所述沟槽内，所形成的第二互连结构较致密，有利于提高第二互连结构的性能。
进一步，形成所述第一停止层之前，还包括：在所述第一互连结构上形成第二停止层，所述第二停止层的材料包括：氮化铝，所述第二停止层较致密，因此，所述第二停止层能够阻挡第一互连结构中的原子发生电迁移，有利于提高半导体器件的性能。
进一步，形成所述第二停止层之后，形成第一停止层之前，还包括：在第二停止层上形成第三停止层。所述第三停止层的材料包括：SiCN或者SiCO，所述第三停止层的粘附性较强，有利于增加第一停止层与第二停止层的界面态，从而能够防止半导体器件在使用过程中第一停止层与第二停止层发生分离。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图11是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述通孔底部尺寸与顶部尺寸的差异较大。
图1至图2是一种半导体结构的形成方法的结构示意图。
请参考图1，提供基底100，所述基底100上具有第一介质层101，所述第一介质层101内具有第一开口(图中未标出)；在所述第一开口内形成第一互连结构102；在所述第一介质层101和第一互连结构102上形成停止层103和位于停止层103上的第二介质层104，所述第二介质层104顶部具有掩膜层105，所述掩膜层105内具有第一掩膜开口(图中未标出)和第二掩膜开口(图中未标出)；在所述第二掩膜开口内形成牺牲层130；以所述牺牲层130和掩膜层105为掩膜，刻蚀部分第二介质层104，在所述第二介质层104内形成第一开口106。
请参考图2，形成所述第一开口106之后，去除所述牺牲层130；去除所述牺牲层130之后，以所述掩膜层105为掩膜，对所述第一开口106底部的第二介质层104进行刻蚀，直至暴露出停止层103，在所述第二介质层104内形成第二开口(图中未标出)，并对第二掩膜开口底部部分所述第二介质层104进行刻蚀，在第二介质层104内形成沟槽108；形成所述第二开口和沟槽108之后，去除所述掩膜层105，暴露出第二介质层104的顶部表面，并去除第二开口底部的停止层103，在所述第二介质层104和停止层103内形成通孔107，所述通孔107与沟槽108连通。
在上述方法中，所述通孔107和沟槽108用于后续容纳第二互连结构，所述第二互连结构用于实现与第一互连结构102的电连接。为了降低后续在沟槽108内形成第二互连结构的难度，通过工艺控制，使所形成的沟槽108的顶部尺寸大于底部尺寸。
然而，在形成所述沟槽108的过程中，位于第一开口106底部的第二介质层104也被刻蚀，使得所形成的第二开口底部尺寸小于顶部尺寸。所述第二开口用于形成通孔107，所述通孔107的底部尺寸较小，使得后续位于通孔107内的第二互连结构与第一互连结构102的接触面积较小，使得第二互连结构与第一互连结构102的接触电阻较大，不利于提高半导体器件的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：采用第一刻蚀工艺对第一互连线上的第一介质层进行刻蚀，直至暴露出第一停止层，形成所述第一开口；采用第二刻蚀工艺对第一介质层的顶部进行刻蚀，在所述第一介质层内形成沟槽，并对第一开口底部的第一停止层进行刻蚀，在所述第一介质层和停止层内形成所述通孔，所述沟槽和通孔连通。所述方法能够缩小通孔底部尺寸与顶部尺寸的差异。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供基底200，所述基底200上具有第二介质层201。
在本实施例中，所述基底200为硅衬底。在其他实施例中，所述基底还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
在其他实施例中，所述基底中具有半导体器件，如MOS晶体管。
在本实施例中，所述第二介质层201为单层结构，所述第二介质层201的材料为低K介质材料。所述低K介质材料指的是相对介电常数小于3.9的介质材料。所述低K介质材料为多孔材料。
在本实施例中，所述第二介质层201的材料为掺氟的二氧化硅(FSG)。在其他实施例中，所述第二介质层为单层结构，所述第二介质层的材料包括：SiCOH、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)；或者，所述第二介质层为叠层结构，所述第二介质层包括：基底顶部表面的停止层以及位于停止层上的低K介质层。
后续在所述第二介质层201内形成第一互连结构，所述第二介质层201的材料为低K介质材料，所述低K介质材料能够降低第一互连结构之间的电容，能够降低互连结构中第一互连结构的时间常数，减少电路信号的延迟。
形成所述第一互连结构之前，还包括：在所述第二介质层201内形成第二开口，具体请参考图4。
请参考图4，去除部分第二介质层201，在所述第二介质层202内形成第二开口203。
去除部分第二介质层201的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
所述第二开口203用于后续形成第一互连结构。
请参考图5，在所述第二开口203内形成第一互连结构204，所述第一互连结构204的顶部暴露出第二介质层202的顶部表面。
所述第一互连线204的形成步骤包括：在所述第二开口203内以及第二介质层202的顶部表面形成第一金属层；平坦化所述第一金属层，直至暴露出第二介质层202的顶部表面，形成第一互连结构204。
所述第一金属层的材料包括：铜或铝，相应的，所述第一互连结构204的材料包括：铜或铝。所述第一金属层的形成工艺包括：电镀法。
平坦化所述第一金属层的工艺包括：化学机械研磨工艺。
所述第一互连结构204用于与基底200器件实现电连接。
请参考图6，在所述第一互连结构204上形成第一停止层208。
在本实施例中，所述第一停止层208还覆盖于第二介质层202上。
在其他实施例中，所述第一停止层仅位于第一互连结构上。
所述第一停止层208用于后续形成第一开口时作为刻蚀停止层。
所述第一停止层208的材料包括：AlOx，x的范围为：0.5～3。所述第一停止层208与后续形成的第一介质层具有较大的刻蚀选择比，使得后续在第一介质层内形成第一开口时，能够停止在第一停止层208的顶部表面。
所述第一停止层208的形成工艺包括：化学气相沉积工艺。
所述第一停止层208的厚度为：20埃～30埃。选择所述第一停止层208的厚度的意义在于：若所述第一停止层208的厚度小于20埃，使得第一停止层208对第一互连结构204的保护力度不够；若所述第一停止层208的厚度大于30埃，使得后续去除第一互连结构204顶部表面第一停止层208的难度较大。
在本实施例中，形成所述第一停止层208之前，还包括：在所述第二介质层202和第一互连结构204上形成第二停止层206以及位于第二停止层206上的第三停止层207。
在其他实施例中，仅形成所述第一停止层。
在本实施例中，所述第二停止层206、位于第二停止层206上的第三停止层207以及位于第三停止层207上的第一停止层208用于后续形成第一开口的刻蚀停止层。
在其他实施例中，所述第一停止层作为后续形成第一开口的停止层。
在本实施例中，所述第二停止层206的材料为氮化铝。所述第二停止层206较致密，因此，所述第二停止层206能够阻挡第一互连结构204中的原子发生电迁移，有利于提高半导体器件的性能。所述第二停止层206的厚度为：20埃～30埃。
在本实施例中，所述第三停止层207的材料为SiCN。在其他实施例中，所述第三停止层的材料包括SiCO。
所述第三停止层207的厚度为：30埃～70埃。
所述第三停止层207的粘附性较强，有利于改善第一停止层208与第二停止层206的界面态，从而能够防止在半导体器件在使用过程中第一停止层208与第二停止层206发生分离，使得第一停止层208、第二停止层206和第三停止层207共同作为后续形成第一开口的刻蚀停止层。
请参考图7，在所述基底200和第一停止层208上形成第一介质层209，所述第一介质层209上具有掩膜层210，所述掩膜层210内具有第一掩膜开口230和第二掩膜开口240。
所述第一介质层209与第二介质层201的材料、形成工艺均相同，在此不做赘述。
后续在所述第一介质层209内形成通孔和沟槽。所述第一掩膜开口230用于定义通孔的位置和尺寸，所述第二掩膜开口240用于定义沟槽的位置和尺寸。在本实施例中，形成所述掩膜层210之前，还包括：在所述第一介质层209上形成过渡层(图中未标出)。
在其他实施例中，不形成所述过渡层，直接在所述第一介质层上形成掩膜层。
所述过渡层的材料包括：正硅酸乙酯。所述过渡层用于改善第一介质层209与掩膜层210的界面态，有利于提高半导体器件的性能。
所述掩膜层210的材料包括：氮化钛，所述掩膜层210的形成工艺包括：化学气相沉积工艺。
在本实施例中，所述通孔的侧壁和沟槽的侧壁连通。所述通孔和沟槽的形成步骤具体请参考图8至图10。
请参考图8，在所述第二掩膜开口240(见图7)内形成牺牲层250；以所述牺牲层250和掩膜层210为掩膜，采用第一刻蚀工艺对所述第一介质层209进行刻蚀，直至暴露出第一停止层208的顶部表面，在所述第一介质层209内形成第一开口211。
所述第一开口211用于后续形成通孔。
所述第一刻蚀工艺的参数包括：第一刻蚀气体包括CH2F2、N2、O2和H2，其中，CH2F2的流量为5标准毫升/分钟～200标准毫升/分钟，N2的流量为10标准毫升/分钟～200标准毫升/分钟，O2的流量为10标准毫升/分钟～200标准毫升/分钟，H2的流量为10标准毫升/分钟～200标准毫升/分钟，气压为10毫托～200毫托，功率为100瓦～1000瓦。
在形成所述第一开口211的过程中，所述第一刻蚀气体包括CH2F2，CH2F2易反应形成聚合物膜。所述第一刻蚀气体还包括氧气，氧气能够消耗CH2F2反应生成聚合物。所述第一刻蚀气体中氧氟比较高，使得聚合物的厚度较薄，使得所形成的第一开口211顶部开口的尺寸与底部的尺寸差异较小。
所述第一开口211的侧壁与底部构成第一夹角，所述第一夹角的范围为：90度～95度，使得第一开口底部尺寸与第一开口顶部尺寸差异性较小。由于第一停止层208的厚度较薄，使得后续去除第一开口211底部的第一停止层208形成的通孔的底部尺寸与第一开口211顶部的差异性较小。所述第一开口211顶部尺寸可根据实际工艺需要进行自定义，使得所述通孔底部尺寸较大，使得后续位于通孔内的第二互连结构与第一互连结构204的接触面积较大，有利于降低第二互连结构与第一互连结构204的接触电阻，提高半导体器件的性能。
在本实施例中，所述第一介质层209的材料为掺氟的二氧化硅(FSG)，所述第一停止层208的材料为AlOx，在所述第一刻蚀工艺过程中，所述第一刻蚀工艺对第一介质层209的刻蚀速率远远大于对第一停止层208的刻蚀速率，使得第一开口211能够停在第一停止层208。
请参考图9，形成所述第一开口211之后，去除所述牺牲层250(见图8)，去除牺牲层250之后，以所述掩膜层210为掩膜，采用第二刻蚀工艺对第一介质层209顶部进行刻蚀，在所述第一介质层209内形成沟槽212，并对第一开口211底部的第一停止层208和第三停止层207进行刻蚀，在所述第一介质层209、第一停止层208和第三停止层207内第二开口260。
在本实施例中，刻蚀第一开口211底部的第一停止层208时，还刻蚀第三停止层207。
在其他实施例中，第一开口底部仅具有第一停止层，所述第二刻蚀工艺仅刻蚀第一介质层和第一开口底部的第一停止层。
所述第二刻蚀工艺对第一停止层208和第一介质层209的选择比为：4:1～100:1。
所述第二刻蚀工艺的参数包括：第二刻蚀气体包括C4F8、N2、O2和Ar，其中，C4F8的流量为5标准毫升/分钟～200标准毫升/分钟，N2的流量为10标准毫升/分钟～200标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Ar的流量为200标准毫升/分钟～2000标准毫升/分钟，气压为10毫托～200毫托，功率为100瓦～1000瓦。
在所述第二刻蚀工艺过程中，所述第二刻蚀气体为氧氟比较第一刻蚀气体中的氧氟比小，C4F8反应生成的聚合物的厚度较厚。所述聚合物能够阻挡沟槽212侧壁的第一介质层209被刻蚀，使得所形成的沟槽212的顶部尺寸大于底部尺寸。所述沟槽212的侧壁与底部构成第二夹角，所述第二夹角大于所述第一开口211的侧壁与其底部之间的第一夹角，所述第一夹角的范围为：90度～95度。后续在所述沟槽212内形成第二互连结构，所述沟槽212的顶部尺寸大于底部尺寸，有利于所述第二互连结构的材料进入所述沟槽212内，所形成的第二互连结构较致密，有利于提高第二互连结构的性能。
在本实施例中，在所述第二刻蚀工艺过程中，第一开口211底部的第一停止层208和第三停止层207也被去除，由于第一停止层208和第三停止层207的厚度较薄，因此，与第一开口211底部的尺寸相比，所形成的第二开口260的底部尺寸与第一开口211底部的尺寸差异性较小。而所述第一开口211底部尺寸与顶部尺寸差异性较小，所述第一开口211顶部尺寸可根据实际工艺需要进行自定义，使得所述通孔的底部尺寸较大，使得后续位于通孔内的第二互连结构与第一互连结构的接触面积较大，有利于降低第二互连结构与第一互连结构的接触电阻。
请参考图10，形成沟槽212和第二开口260之后，采用第三刻蚀工艺对所述掩膜层210进行刻蚀，直至暴露出第一介质层209的顶部表面，并对第二开口260(见图9)底部的第二停止层206进行刻蚀，直至暴露出第一互连结构204，在所述第一介质层209、第一停止层208、第二停止层206和第三停止层207内形成通孔215，所述通孔215与沟槽212连通。
所述通孔215底部沿平行于基底200表面的方向上的尺寸为：15纳米～50纳米。
所述第三刻蚀工艺包括：湿法刻蚀工艺。
所述掩膜层210和第一介质层209的材料不同，所述第三刻蚀工艺对所述掩膜层210和第一介质层209具有不同的刻蚀选择比，且所述第三刻蚀工艺对掩膜层210的刻蚀速率较快，对第一介质层209的刻蚀速率较慢，使得所述第三刻蚀工艺之后，对第一介质层209顶部的损伤较小，有利于提高第一介质层209的性能。相应的，所述第二停止层206的材料与第一互连结构204的材料不同，所述第二停止层206的材料和第一互连结构204具有不同的刻蚀选择比，使得第三刻蚀工艺过程中，对第一互连结构204的损伤较小，有利于提高第一互连结构204的性能。
后续在所述通孔215内形成第二互连结构，所述第二互连结构与第一互连结构204能够实现电连接。
在其他实施例中，所述沟槽的底部与通孔顶部连通。所述通孔和沟槽的形成步骤包括：在所述第一介质层上形成第一掩膜层，所述第一掩膜层内具有第一掩膜开口；在所述第一掩膜开口内和第一掩膜层上形成第二掩膜层，所述第二掩膜层内具有第二掩膜开口，所述第二掩膜开口沿平行于基底表面方向上的尺寸小于第一掩膜开口的尺寸，且所述第二掩膜开口在基底表面上的投影与第一掩膜开口在基底表面上的投影有部分重叠；以所述第二掩膜层为掩膜，采用第一刻蚀工艺形成第一开口；形成第一开口之后，去除第二掩膜层；去除所述第二掩膜层之后，以所述第一掩膜层为掩膜，采用第二刻蚀工艺，对所述第一介质层进行刻蚀，在所述第一介质层内形成沟槽，并对第一开口底部的停止层进行刻蚀，在所述第一停止层和第一介质层内形成所述通孔。
请参考图11，在所述通孔215(见图10)和沟槽212(见图10)内形成第二互连结构214。
所述第二互连结构214的形成步骤包括：在所述第一介质层209上、通孔215和沟槽212内形成第二金属层；平坦化第二金属层，直至暴露出第一介质层209的顶部表面，在所述通孔215和沟槽212内形成第二互连结构214。
在本实施例中，所述第二金属层的材料为铜，相应的，所述第二互连结构214的材料为铜。在其他实施例中，所述第二金属层的材料包括：铝，相应的，所述第二互连结构的材料包括：铝。
所述第二金属层的形成工艺包括：电镀法或者化学气相沉积工艺。。
平坦化所述第二金属层的工艺包括：化学机械研磨工艺。
所述沟槽212的顶部尺寸大于底部尺寸，使得第二金属层容易进入沟槽212内，使得位于沟槽212内的第二互连结构214的性能较好，有利于提高半导体器件的性能。
所述通孔215的底部尺寸较大，使得通孔215内的第二互连结构214与第一互连结构204的接触面积较大，有利于降低第二互连结构214与第一互连结构204的接触电阻，从而提高半导体器件的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图10，包括：
基底200，所述基底200上具有第一互连结构204；
位于第一互连结构204上的第一停止层208；
位于基底200和第一停止层208上的第一介质层209，所述第一介质层209内具有通孔215和沟槽212，所述通孔215与沟槽212连通，且所述通孔215暴露出第一互连结构204的顶部表面。
所述通孔215沿平行于基底表面的方向上的尺寸为：15纳米～50纳米。
所述第一停止层208的材料包括：AlOx，x的范围为：0.5～3，所述第一停止层208的厚度为：20埃～30埃。
所述沟槽212的顶部尺寸大于底部尺寸。
所述通孔215和沟槽212侧壁连通；或者，所述沟槽212的底部与通孔215的顶部连通。
还包括：位于通孔215和沟槽212内的第二互连结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有第一互连结构；
在所述第一互连结构上形成第一停止层；
在所述基底和第一停止层上形成第一介质层；
采用第一刻蚀工艺对所述第一互连结构上的第一介质层进行刻蚀，直至暴露出第一停止层，在所述第一介质层内形成第一开口；
采用第二刻蚀工艺对第一介质层进行刻蚀，在第一介质层内形成沟槽，并对第一开口底部的第一停止层进行刻蚀，直至暴露出第一互连结构，在所述第一停止层和第一介质层内形成通孔，所述通孔和沟槽连通。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的侧壁与底部构成第一夹角，所述第一夹角的范围为：90度～95度；所述沟槽的侧壁与底部构成第二夹角，所述第二夹角大于第一夹角。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺包括第一刻蚀气体；所述第二刻蚀工艺包括第二刻蚀气体；所述第一刻蚀气体和第二刻蚀气体均包括含氧气体和含氟气体，且所述第一刻蚀气体中的氧氟比大于第二刻蚀气体中刻蚀气体的氧氟比。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺的参数包括：第一刻蚀气体包括CH2F2、N2、O2和H2，其中，CH2F2的流量为5标准毫升/分钟～200标准毫升/分钟，N2的流量为10标准毫升/分钟～200标准毫升/分钟，O2的流量为10标准毫升/分钟～200标准毫升/分钟，H2的流量为10标准毫升/分钟～200标准毫升/分钟，气压为10毫托～200毫托，功率为100瓦～1000瓦。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺的参数包括：所述第二刻蚀气体包括C4F8、N2、O2和Ar，其中，C4F8的流量为5标准毫升/分钟～200标准毫升/分钟，N2的流量为10标准毫升/分钟～200标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Ar的流量为200标准毫升/分钟～2000标准毫升/分钟，气压为10毫托～200毫托，功率为100瓦～1000瓦。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，第二刻蚀工艺对第一停止层和第一介质层的选择比为：4:1～100:1。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一停止层的材料包括：AlOx，x的范围为0.5～3，所述第一停止层的厚度为20埃～30埃。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第一停止层之前，还包括：在所述第一互连结构上形成第二停止层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二停止部的材料包括：氮化铝，所述第二停止层的厚度为：20埃～30埃。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第二停止层之后，形成第一停止层之前，还包括：在第二停止层上形成第三停止层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第三停止层的材料包括：SiCN或者SiCO，所述第三停止层的厚度为：30埃～70埃。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一介质层上具有掩膜层，所述掩膜层内具有第一掩膜开口和第二掩膜开口；当所述通孔侧壁与沟槽侧壁连通时，所述通孔和沟槽的形成步骤包括：在所述第二掩膜开口内形成牺牲层；以所述牺牲层和掩膜层为掩膜，采用所述第一刻蚀工艺刻蚀形成所述第一开口；形成第一开口之后，去除牺牲层；去除所述牺牲层之后，以所述掩膜层为掩膜，采用所述第二刻蚀工艺对第一开口底部的第一停止层和第三停止层进行刻蚀，直至暴露出第二停止层，在第一停止层、第三停止层和第一介质层内形成第二开口，并对第二掩膜开口底部的第一介质层进行刻蚀，在第一介质层内形成沟槽；采用第三刻蚀工艺对所述第二开口底部的第二停止层进行刻蚀，直至暴露出第一互连结构的顶部表面，在所述第一停止层、第二停止层、第三停止层和第一介质层内形成所述沟槽，并对掩膜层进行刻蚀，直至暴露出第一介质层的顶部表面。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述沟槽底部与通孔顶部连通时，所述通孔和沟槽的形成步骤包括：在所述第一介质层上形成第一掩膜层，所述第一掩膜层内具有第一掩膜开口；在所述第一掩膜开口内和第一掩膜层上形成第二掩膜层，所述第二掩膜层内具有第二掩膜开口，所述第二掩膜开口沿平行于基底表面方向上的尺寸小于第一掩膜开口的尺寸，且所述第二掩膜开口在基底表面上的投影与第一掩膜开口在基底表面上的投影有部分重叠；以所述第二掩膜层为掩膜，采用第一刻蚀工艺形成所述第一开口；形成第一开口之后，去除第二掩膜层；去除所述第二掩膜层之后，以所述第一掩膜层为掩膜，采用第二刻蚀工艺对第一介质层进行刻蚀，在所述第一介质层内形成所述沟槽，并对第一开口底部的第一停止层进行刻蚀，在所述第一停止层和第一介质层内形成所述通孔。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述通孔底部沿平行于基底表面的方向上的尺寸为：15纳米～50纳米。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述通孔和沟槽之后，还包括：在所述通孔和沟槽内形成第二互连结构。
16.一种半导体结构，其特征在于，包括：
基底，所述基底上具有第一互连结构；
位于第一互连结构上的第一停止层；
位于基底和第一停止层上的第一介质层，所述第一介质层内具有通孔和沟槽，所述沟槽与通孔连通，且所述通孔的底部暴露出第一互连结构的顶部表面。
17.如权利要求16所述的半导体结构，其特征在于，所述通孔底部沿平行于基底表面的方向上的尺寸为：15纳米～50纳米。
18.如权利要求16所述的半导体结构，其特征在于，所述第一停止层的材料包括：AlOx，x的范围为0.5～3，所述第一停止层的厚度为20埃～30埃。
19.如权利要求16所述的半导体结构，其特征在于，所述通孔和沟槽侧壁连通；或者，所述沟槽的底部与通孔的顶部连通。
20.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述通孔和沟槽内的第二互连结构。
CN201710734706.4A 2017-08-24 2017-08-24 半导体结构及其形成方法 Active CN109427650B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710734706.4A CN109427650B (zh) 2017-08-24 2017-08-24 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710734706.4A CN109427650B (zh) 2017-08-24 2017-08-24 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN109427650A true CN109427650A (zh) 2019-03-05
CN109427650B CN109427650B (zh) 2021-03-09

Family

ID=65501190

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710734706.4A Active CN109427650B (zh) 2017-08-24 2017-08-24 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN109427650B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110223956A (zh) * 2019-05-10 2019-09-10 长江存储科技有限责任公司 多孔结构及其制作方法
CN113725151A (zh) * 2021-08-30 2021-11-30 上海华虹宏力半导体制造有限公司 互连结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03106027A (ja) * 1989-09-20 1991-05-02 Fujitsu Ltd 半導体装置及びその製造方法
TW473924B (en) * 2000-12-08 2002-01-21 Taiwan Semiconductor Mfg Method for reducing leakage current of interconnect dielectric layer in dual damascene process
US20090130837A1 (en) * 1998-10-01 2009-05-21 Applied Materials, Inc. In situ deposition of a low k dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03106027A (ja) * 1989-09-20 1991-05-02 Fujitsu Ltd 半導体装置及びその製造方法
US20090130837A1 (en) * 1998-10-01 2009-05-21 Applied Materials, Inc. In situ deposition of a low k dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
TW473924B (en) * 2000-12-08 2002-01-21 Taiwan Semiconductor Mfg Method for reducing leakage current of interconnect dielectric layer in dual damascene process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110223956A (zh) * 2019-05-10 2019-09-10 长江存储科技有限责任公司 多孔结构及其制作方法
CN113725151A (zh) * 2021-08-30 2021-11-30 上海华虹宏力半导体制造有限公司 互连结构的形成方法
CN113725151B (zh) * 2021-08-30 2024-03-15 上海华虹宏力半导体制造有限公司 互连结构的形成方法

Also Published As

Publication number Publication date
CN109427650B (zh) 2021-03-09

Similar Documents

Publication Publication Date Title
US11651993B2 (en) Etch stop layer for semiconductor devices
CN106206412B (zh) 形成半导体器件的互连结构的方法
US9768031B2 (en) Semiconductor device manufacturing methods
JP2010232661A (ja) ビア構造とそれを形成するビアエッチングプロセス
TWI686880B (zh) 半導體裝置和其製造方法
CN105575887B (zh) 互连结构的形成方法
CN109427578A (zh) 半导体结构及其形成方法
JP2003324102A (ja) 半導体装置の製造方法
CN102054761A (zh) 双镶嵌结构的形成方法、半导体结构
CN106356330B (zh) 半导体结构的形成方法
CN109427650A (zh) 半导体结构及其形成方法
CN107275214A (zh) 半导体器件及其形成方法
TWI690003B (zh) 用於形成雙鑲嵌互連結構的方法
CN104851835B (zh) 金属互连结构及其形成方法
CN102034733A (zh) 互连结构及其形成方法
US11315872B1 (en) Self-aligned top via
CN102054762A (zh) 双镶嵌结构的形成方法、半导体结构
JP2005005697A (ja) 半導体装置の製造方法
CN107516646A (zh) 半导体器件的形成方法
CN109427649B (zh) 半导体结构及其形成方法
CN102044471B (zh) 互连结构及其形成方法
CN101996929A (zh) 双镶嵌结构的形成方法及半导体结构
US10879108B2 (en) Topographic planarization method for lithography process
CN110233132A (zh) 半导体结构及其形成方法
CN106952862A (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant