CN113725151B - 互连结构的形成方法 - Google Patents

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Abstract

本发明提供了一种互连结构的形成方法，包括：提供一SOI衬底，SOI包括中间区以及包围中间区的边缘区，中间区包括依次层叠的基底、埋层及硅层，边缘区仅具有基底；于硅层中形成器件层；形成隔离介质层，并于隔离介质层中形成至少一第一开口；形成层间介质层，层间介质层覆盖隔离介质层以及第一开口；形成至少一第一通孔，第一通孔贯穿层间介质层、部分第一开口以及埋层，以暴露基底；于第一通孔中形成第一互连结构。本发明中，通过在形成器件层以及形成隔离介质层之后，仅仅蚀刻隔离介质层并在隔离介质层中形成第一开口用于形成后续的第一通孔，从而极大减少对边缘区的衬底的蚀刻，进而解决边缘区内平坦度较差以及边缘区与中间区有较大台阶差的问题。

Description

互连结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种互连结构的形成方法。
背景技术
SOI全称为Silicon-On-Insulator，即绝缘衬底上的硅，该技术是在基底和硅层之间引入了一层氧化埋层。SOI衬底具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用SOI衬底制成的半导体器件还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等诸多优势。
在SOI半导体器件的制造中，利用贯穿层间介质层、硅层以及埋层的通孔形成互连结构将基底引出，用于释放累积于基底的电荷，但在实际生产制造中却往往在该通孔的形成过程中或之后，容易出现针对SOI衬底边缘的平坦度不佳的机台警报，严重影响制造效率。
具体的，如图1a所示，SOI衬底10’包括中间区10a’以及边缘区10b’，其中SOI衬底10’的边缘一定宽幅内为无效区，即边缘区10b’，该边缘区内仅有基底11’，使得中间区10a’与边缘区10b’具有一定台阶差；如图1b所示，在硅层13’中形成器件层，在边缘区上覆盖有一填充层23’；如图1c所示，蚀刻器件层20’形成贯穿硅层13’以及埋层12’的开口31’，并形成覆盖硅层13’及开口31’的隔离介质层32’；如图1d所示，在器件层20’上层间介质层33’，并再次蚀刻以形成贯穿隔离介质层32’、层间介质层33’的通孔41’，并在通孔41’中形成互连结构51’。申请人长期研究发现，在上述过程中由于中间区以及边缘区之间的台阶差仍然保持较大，且边缘区内的平坦度较差，以至于在后续形成通孔以及形成互连结构时机台容易报警。
发明内容
本发明的目的在于提供一种互连结构的形成方法，以提高SOI衬底边缘区的台阶差及平坦度。
为解决上述技术问题，本发明提供一种互连结构的形成方法，包括：提供一SOI衬底，所述SOI包括中间区以及包围所述中间区的边缘区，所述中间区包括依次层叠的基底、埋层及硅层，所述边缘区仅具有所述基底；于所述硅层中形成器件层；形成隔离介质层，所述隔离介质层覆盖所述器件层，并于所述隔离介质层中形成至少一第一开口，以暴露所述器件层；形成层间介质层，所述层间介质层覆盖所述隔离介质层以及所述第一开口；形成至少一第一通孔，所述第一通孔贯穿所述层间介质层、部分所述第一开口以及所述埋层，以暴露所述基底；于所述第一通孔中形成第一互连结构。
可选的，所述埋层及所述硅层的厚度之和大于所述隔离介质层的厚度。
可选的，所述埋层及所述硅层的厚度之和为3000埃～8000埃，所述隔离介质层的厚度为200埃～1000埃。
可选的，所述边缘区的宽度为1mm～5mm。
可选的，所述隔离介质层还覆盖所述边缘区。
可选的，所述隔离介质层为氮化硅。
可选的，所述器件层包括若干器件区以及环绕所述器件区的非器件区。
可选的，在形成所述第一开口的同时，于所述隔离介质层中形成至少一第二开口，所述第二开口暴露所述器件区，所述第一开口暴露所述非器件区。
可选的，形成所述第一通孔的同时，形成至少一第二通孔，所述第二通孔贯穿所述层间介质层及至少部分所述第二开口，以暴露所述器件区。
可选的，于所述第一通孔中形成所述第一互连结构及所述第二通孔中形成第二互连结构，所述第一互连结构电连接所述基底，所述第二互连结构电连接所述器件区。
综上所述，本发明提供的互连结构的形成方法具有如下有益效果：通过在形成器件层以及形成隔离介质层之后，仅仅蚀刻隔离介质层并在隔离介质层中形成第一开口用于形成后续的第一通孔，从而极大减少对边缘区的衬底的蚀刻，进而解决边缘区内平坦度较差以及边缘区与中间区有较大台阶差的问题。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1a～图1d为现有技术的互连结构的形成方法相应步骤对应的结构示意图；
图2a～图2h为本实施提供的互连结构的形成方法相应步骤对应的结构示意图；
图3为本实施提供的互连结构的形成方法的流程图。
图1a～图1d中：
10’-SOI衬底；10a’-中间区；10b’-边缘区；
11’-基底；12’-埋层；13’-硅层；23’-填充层；
31’-开口；32’-隔离介质层；33’-层间介质层；
41’-通孔；51’-互连结构。
图2a～图2h中：
10-SOI衬底；10a-中间区；10b-边缘区；
11-基底；12-埋层；13-硅层；
20-器件层；21-器件区；22-非器件区；23-填充层；
30-隔离介质层；31-第一开口；32-第二开口；33-层间介质层；
41-第一通孔；42-第二通孔；
50-导电层；51-第一互连结构；52-第二互连结构。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
本发明提供了一种互连结构的形成方法，以提高SOI衬底边缘区的台阶差及平坦度。
图3是本申请实施例提供的互连结构的形成方法的流程图。
如图3所示，本实施例提供的互连结构的形成方法，包括：
S01：提供一SOI衬底，所述SOI包括中间区以及包围所述中间区的边缘区，所述中间区包括依次层叠的基底、埋层及硅层，所述边缘区仅具有所述基底；
S02：于所述硅层中形成器件层；
S03：形成隔离介质层，所述隔离介质层覆盖所述器件层，并于所述隔离介质层中形成至少一第一开口，以暴露所述器件层；
S04：形成层间介质层，所述层间介质层覆盖所述隔离介质层以及所述第一开口；
S05：形成至少一第一通孔，所述第一通孔贯穿所述层间介质层、至少部分所述第一开口以及所述埋层，以暴露所述基底；
S06：于所述第一通孔中形成第一互连结构。
图2a～图2h为本实施提供的互连结构的形成方法相应步骤对应的结构示意图，接下来，将结合图2a～图2h对互连结构的形成方法进行详细说明。
请参照图2a，执行步骤S01，提供一SOI衬底10，SOI衬底10包括依次层叠的基底11、埋层12及硅层13，SOI衬底10边缘的一定宽度内仅有基底11。
在本实施例中SOI衬底10可以为全耗尽SOI(FD-SOI)衬底或部分耗尽SOI(PD-SOI)衬底，采用注氧隔离(SIMOX:Separation by Implantation of Oxygen)、键合法(Waferbonding/mounting)或Smart Cut法形成，包括位于底层的基底11、位于中间层的埋层12以及位于顶层的硅层13。
在实际中，SOI衬底10中依次层叠的基底11、埋层12以及硅层13沿面内方向(与厚度方向相正交)的尺寸并不一致，在SOI衬底10边缘的一定宽度范围内仅有基底11。具体的，请继续参照图2a，SOI衬底10包括用于形成器件的中间区10a以及环绕中间区10a的边缘区10b，边缘区10b仅有基底11，而与中间区10a形成一具有一定台阶差的台阶。应理解，边缘区10b属于无效区，并不形成任何器件，其宽度可为基底11最边缘向中心的1mm～5mm内，例如1.5mm。
在本实施例中，SOI衬底10的埋层12及硅层13的之和厚度可为3000埃～8000埃，具体所选用的SOI衬底10的相关规格，例如埋层12及硅层13的厚度，可与所形成的半导体器件所匹配，例如本实施例中用于逻辑器件，则可选择全耗尽SOI衬底10，硅层13厚度小于2000埃，埋层12厚度在3000埃～5000埃。
请参照图2b，执行步骤S02，在硅层13中形成器件层20。
具体的，上述器件层20形成于中间区10a的硅层13中，包括器件区21及非器件区22。器件区21包括器件单元，多个器件区21间隔设置于硅层13中，非器件区22可包括隔离结构，非器件区22环绕多个器件区21并将多个器件区21之间相互隔离。
需要特别说明的是，SOI衬底10的边缘区10b虽并未形成有效的器件单元或隔离结构，但在形成上述的器件区21和非器件区22的过程中，也相应顺行地填充了部分膜层材料，从而形成填充层23。填充层23位于边缘区10b内，会相应的降低SOI衬底10原有的台阶，但由于初始所存在的台阶差以及位置的特殊(处于边缘区10b)，边缘区10b始终与中间区10a存在台阶，且形成于边缘区10b的填充层23可能为多种材质的混合物，其膜层均匀较差，质量不稳定，在较长时间或较大强度的蚀刻过程中其较容易被刻蚀去除增大台阶差或者部分去除导致平坦度的劣化。
需要说明的是，为便于示意说明，在边缘区10b所形成的膜层结构均体现在填充层23中，并未一一加以区分，以下也是如此。
请参照图2c，执行步骤S03，形成隔离介质层30，隔离介质层30覆盖器件层20。
具体的，隔离介质层30的材质可以任意合适的具有较佳阻隔作用的材料，例如氮化硅。隔离介质层30的厚度小于埋层12及硅层13的厚度之和，并且在保证隔离效果的前提下减小隔离介质层30的厚度，例如在100埃～1000埃，从而使得在蚀刻隔离介质层30形成开口31时减少对边缘区10b的填充层23的蚀刻，从而控制填充层23台阶差的增大及填充层23平坦度的恶化。
其中，隔离介质层30还顺行的覆盖边缘区10b并作为填充层23的一部分，并可相应减小边缘区10b与中间区10a的台阶差。
请参照图2d，于隔离介质层30中形成至少一第一开口31，以暴露器件层20。
具体的，第一开口31可形成于非器件区22上的隔离介质层30上，也即开口31形成于两个器件区21之间，以暴露部分非器件区22。优选的，还可同步在器件区21的隔离介质层30中形成至少一第二开口32，以暴露部分器件区21。应理解，第一开口31及第二开口32均用于形成后续的互连结构，第一开口31及第二开口32均可对应于器件区21或基底11中的蚀刻停止层及接触连接层(图中未示出)。
在本实施例中，由于仅仅蚀刻隔离介质层30以形成相应的开口，相比于现有技术，极大减少了对中间区10a的蚀刻的同时，也相应极大减少了对边缘区10b的蚀刻，从而控制填充层23台阶差的增大及填充层23平坦度的恶化。应理解，在SOI衬底中埋层12及硅层13的厚度之和远大于隔离介质层30的厚度，蚀刻隔离介质层30对SOI衬底10(包括边缘区10b及中间区10a)的蚀刻程度(蚀刻量)远远小于蚀刻埋层12及硅层13的蚀刻程度(蚀刻量)。
请参照图2e，执行步骤S04，形成层间介质层33，层间介质层33填充第一开口31及第二开口32，并覆盖隔离介质层30。
具体的，层间介质层33的材质可以任意合适的介质层，例如氧化硅、掺杂有B的氧化硅(BSG)、掺杂有P的氧化硅(PSG)或者BPSG。实际中，层间介质层33不仅填充覆盖中间区10a，还覆盖于边缘区10b的填充层23。由于在前述步骤中控制了所形成的填充层23的台阶差的增大及平坦度的恶化，因而，边缘区10b与中间区10a仍然就有较小的台阶差以及较佳的平坦度。
请参照图2f，执行步骤S05，形成第一通孔41，第一通孔41贯穿层间介质层33、至少部分第一开口31以及埋层12，以暴露基底11。
具体的，第一通孔41位于中间区10a的非器件区22，至少部分贯穿第一开口31，并从上之下依次贯穿层间介质层33、非器件区22以及埋层12，从而暴露基底11，以便于后续电连接基底11，以形成相应的互连结构。
特别的，还可同步形成第二通孔42，第二通孔42位于中间区10a的器件区21，至少部分贯穿第二开口32，贯穿层间介质层33，暴露器件区21，用于形成相应的互连结构。应理解，提前形成的第一开口31及第二开口32还可相应提高第一通孔41及第二通孔42的位置精度容差，减少蚀刻偏移错位的风险以及后续形成互连结构的短路风险。
实际中，在蚀刻形成第一通孔41及第二通孔42中蚀刻均停止于相应的蚀刻停止层。应理解，所对应暴露的基底11及器件区21上均形成有相应的蚀刻停止层以便于确定蚀刻终点。
接着，请参照图2g及2h，执行步骤S06，形成导电层50，并于第一通孔41中形成第一互连结构51，以及于第二通孔42中形成第二互连结构52，第一互连结构51电连接基底11，用于引出并释放基底11中所累积的电荷，第二互连结构52电连接器件区21，用于引出器件层20。
具体的，导电层50的材质可以为任意合适的用于互连的导电材料。应理解，在形成导电层50之前，还应去除对应的蚀刻停止层以暴露接触连接层，所形成的第一互连结构51及第二互连结构52包括导电层50以及相应的粘附层及阻挡层。在本实施例中，导电层50的材料为金属钨，则粘附层的材料为Ti，阻挡层的材料为TiN。
当然，本实施例所举例的互连结构的形成方法还包括后续的互连工艺，但上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
综上所述，本发明提供的互连结构的形成方法具有如下有益效果：通过在形成器件层以及形成隔离介质层之后，仅仅蚀刻隔离介质层并在隔离介质层中形成第一开口用于形成后续的第一通孔，从而极大减少对边缘区的衬底的蚀刻，进而解决边缘区内平坦度较差以及边缘区与中间区有较大台阶差的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (6)

1.一种互连结构的形成方法，其特征在于，包括：
提供一SOI衬底，所述SOI包括中间区以及包围所述中间区的边缘区，所述中间区包括依次层叠的基底、埋层及硅层，所述边缘区仅具有所述基底；
于所述硅层中形成器件层，所述器件层包括若干器件区以及环绕所述器件区的非器件区；
形成隔离介质层，所述隔离介质层覆盖所述器件层，并于所述隔离介质层中形成至少一第一开口暴露所述非器件区，及同时于所述隔离介质层中形成至少一第二开口暴露所述器件区；
形成层间介质层，所述层间介质层覆盖所述隔离介质层、所述第一开口及所述第二开口；
形成至少一第一通孔，所述第一通孔贯穿所述层间介质层、部分所述第一开口以及所述埋层以暴露所述基底，及同时形成至少一第二通孔，所述第二通孔贯穿所述层间介质层及至少部分所述第二开口以暴露所述器件区；
于所述第一通孔中形成第一互连结构电连接所述基底，及于所述第二通孔中形成第二互连结构电连接所述器件区。
2.根据权利要求1所述的互连结构的形成方法，其特征在于，所述埋层及所述硅层的厚度之和大于所述隔离介质层的厚度。
3.根据权利要求2所述的互连结构的形成方法，其特征在于，所述埋层及所述硅层的厚度之和为3000埃~8000埃，所述隔离介质层的厚度为200埃~1000埃。
4.根据权利要求1所述的互连结构的形成方法，其特征在于，所述边缘区的宽度为1mm~5mm。
5.根据权利要求1所述的互连结构的形成方法，其特征在于，所述隔离介质层还覆盖所述边缘区。
6.根据权利要求5所述的互连结构的形成方法，其特征在于，所述隔离介质层为氮化硅。
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