CN117577609A - 一种半导体器件结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件结构及其制造方法，半导体器件结构包括：设于衬底的正面表面上，并位于有源区中的第一栅极；位于所述有源区中的所述衬底的正面表面上，并埋设于所述衬底中的两个并列的埋层导电结构，所述埋层导电结构穿过所述衬底的正面表面，与所述第一栅极连接；自所述衬底的背面表面进入所述衬底中，并连接所述埋层导电结构的导电通孔。本发明形成的导电通孔与第一栅极直连，减小了互连电阻，且无需占用有源区中器件的面积，留出了更多的空间，可大幅提高集成密度，并可明显降低工艺难度，从而更有利于器件设计。
Description
技术领域
本发明涉及半导体集成电路工艺技术领域，尤其涉及一种半导体器件结构及其制造方法。
背景技术
随着半导体超大规模集成电路的发展，现有的技术工艺已经接近物理极限。在对电子产品进一步小型化、多功能化的目的驱动下，其他新的技术、新的材料、新的科技被探索出来。三维堆叠技术就是其中之一。三维堆叠技术将硅片通过键合技术堆叠起来，实现三维层面上的金属互连结构，可以减少互连距离，提高传输速度，减小器件体积，并提供了异质结构集成的可能性。
现有的三维堆叠技术，其关键工艺之一为硅通孔工艺。现有的硅通孔工艺集成方案主要有3种，包括硅通孔先制作工艺，硅通孔后制作工艺，和背面硅通孔工艺。其中，硅通孔先制作工艺是在常规有源区形成时，在两个相邻的有源区之间，通过对硅衬底进行光刻、刻蚀和沉积等工艺，形成硅通孔结构。硅通孔后制作工艺是在常规后道工艺之后，从硅衬底正面对介质层及硅衬底一起进行刻蚀，形成硅通孔结构。但以上述两种工艺形成的硅通孔，最终还需要从硅衬底背面引出，该工艺通常称为硅通孔背面露出工艺。背面硅通孔工艺会将完成后道工艺的硅衬底翻面与载片进行键合及对硅衬底背面减薄，然后从硅衬底背面进行光刻、刻蚀、沉积等工艺，形成硅通孔结构。
目前的所有硅通孔集成方案中，都会对器件层的硅进行刻蚀，即硅通孔会占用器件面积。由于硅通孔尺寸通常较大，在微米量级，因此如果高密度集成硅通孔，则需要牺牲大量的器件面积，导致硅通孔无法高密度集成。同时，无论上述哪一种方案，均存在着工艺难点，比如硅通孔先制作工艺和硅通孔后制作工艺中的硅通孔背面露出工艺，和背面硅通孔工艺中的硅通孔刻蚀工艺。特别是在背面硅通孔工艺中，由于硅通孔需要和正面金属层形成电学互连，硅通孔刻蚀通常要停在正面金属层上。由于金属层通常较薄，而硅通孔刻蚀深度通常较深，正面金属层有着很大的被刻穿的风险，工艺难度很高。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种半导体器件结构及其制造方法。
为实现上述目的，本发明的技术方案如下：
本发明提供一种半导体器件结构，包括：
设于衬底的正面表面上，并位于有源区中的第一栅极；
位于所述有源区中的所述衬底的正面表面上，并埋设于所述衬底中的两个并列的埋层导电结构，所述埋层导电结构穿过所述衬底的正面表面，与所述第一栅极连接；
自所述衬底的背面表面进入所述衬底中，并连接所述埋层导电结构的导电通孔。
进一步地，所述导电通孔位于所述有源区以内位置的所述衬底中。
进一步地，两个所述埋层导电结构通过穿过所述衬底正面表面的顶部连接在所述第一栅极的下方两侧上，两个所述埋层导电结构通过位于所述衬底中的底部与所述导电通孔位于所述衬底中的底部连接。
进一步地，所述衬底包括硅衬底，所述导电通孔包括硅通孔。
进一步地，两个所述埋层导电结构在所述第一栅极两侧形成作为侧栅极的第二栅极，所述导电通孔依次通过所述第二栅极和所述第一栅极连接位于所述衬底的正面上的金属互连层。
本发明还提供一种半导体器件结构制造方法，包括：
提供定义了有源区的衬底；
在位于所述有源区中的所述衬底的正面表面上形成第一栅极，在所述第一栅极下方形成埋设于所述衬底中的两个并列的埋层导电结构，并使所述埋层导电结构穿过所述衬底的正面表面，与所述第一栅极连接；
自所述衬底的背面表面形成进入所述衬底中，并连接所述埋层导电结构的导电通孔。
进一步地，形成所述第一栅极和所述埋层导电结构的方法，具体包括：
在所述衬底的正面表面上形成由浅沟槽隔离定义的有源区；
在位于所述有源区中的所述衬底的正面表面上形成两个并列的沟槽，并使所述沟槽的底部位于所述衬底中；
在所述沟槽的内壁上形成第一介质隔离层；
在所述衬底的正面表面上形成栅极材料层，并形成对所述沟槽的填充；
对所述栅极材料层进行图形化，形成第一栅极，和位于所述沟槽中的埋层导电结构，并使所述埋层导电结构连接在所述第一栅极的下方两侧，形成作为侧栅极的第二栅极。
进一步地，形成所述导电通孔的方法，具体包括：
在所述衬底的背面表面上形成通孔，使所述通孔位于所述有源区以内位置的所述衬底中，并使所述通孔的底部停止在所述埋层导电结构位于所述衬底中的底部上；
在所述通孔的侧壁上形成第二介质隔离层，在所述第二介质隔离层以内的所述通孔中填充通孔金属，从而形成导电通孔，并使所述导电通孔与所述埋层导电结构形成欧姆接触。
进一步地，形成所述导电通孔前，还包括：
在所述衬底的正面表面上形成层间介质层，在所述层间介质层中形成连接所述第一栅极的接触孔，以及连接所述接触孔的金属互连层；
将所述衬底的正面倒置，并通过所述层间介质层的表面与载片键合后，对所述衬底的背面进行减薄工艺；
然后再采用硅通孔工艺，形成作为所述导电通孔的硅通孔。
进一步地，还包括：将所述载片从所述衬底上去除。
由上述技术方案可以看出，本发明通过在有源区中的第一栅极下方形成埋设于衬底中的埋层导电结构，用于与位于衬底背面作为硅通孔的导电通孔连接，不但可以使硅通孔位于有源区以内，而且无需占用有源区中器件的面积，因此可以大幅提高集成密度。同时，通过设计埋层导电结构作为背面硅通孔与正面器件(例如第一栅极)之间的过渡连接结构，还可利用埋层导电结构具有的较厚厚度带来的不易刻穿的特点，避免了以往背面硅通孔工艺中，硅通孔刻蚀时容易将厚度较薄的金属互连层刻穿的问题，从而明显降低了工艺难度。而且，通过同步形成第一栅极和埋层导电结构，使埋层导电结构作为侧栅极(第二栅极)与第一栅极形成一体结构，从而直接形成了硅通孔-栅极端的互连，减少了原本硅通孔到栅极之间的连线距离，由此也减小了互连电阻；同时正面不再需要进行栅极端的走线，给正面金属布线留出了更多的空间，从而更有利于器件设计。
附图说明
图1为本发明一较佳实施例的一种半导体器件结构的示意图。
图2-图7为本发明一较佳实施例的一种半导体器件结构制造方法的工艺步骤示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
以下结合附图，对本发明的具体实施方式作进一步的详细说明。
参考图1。本发明的一种半导体器件结构，包括设于衬底10上的第一栅极15，连接第一栅极15的埋层导电结构16，和连接埋层导电结构16的导电通孔17。
其中，衬底10的正面表面(图示为上表面)上设有浅沟槽隔离11，两个浅沟槽隔离11之间定义出有源区。第一栅极15设于衬底10的正面表面上，并位于两个浅沟槽隔离11之间的有源区中。
两个埋层导电结构16并列位于有源区中的衬底10的正面表面上，并埋设于第一栅极15下方的衬底10中。埋层导电结构16的顶部穿过衬底10的正面表面，与第一栅极15连接。第一栅极15用于形成晶体管结构。较佳地，埋层导电结构16位于衬底10中的底部低于浅沟槽隔离11的底部，即埋层导电结构16在衬底10中的深度大于浅沟槽隔离11的深度。
导电通孔17自衬底10的背面表面(图示为下表面)进入衬底10中，并且，导电通孔17通过其位于衬底10中的底部与两个埋层导电结构16的底部同时连接。
在一些实施例中，导电通孔17在垂直投影方向上位于两个浅沟槽隔离11以内位置的衬底10中。即导电通孔17在垂直投影方向上位于有源区以内，从而不会占用额外的面积(例如占用有源区之间区域的面积)，提高了集成度。
在一些实施例中，两个埋层导电结构16通过顶部穿过衬底10的正面表面，并连接在第一栅极15下方的相对两侧上，从而使两个埋层导电结构16在第一栅极15两侧形成作为侧栅极，并埋设于衬底10中的第二栅极。
参考图1。在一些实施例中，衬底10的正面表面上还设有层间介质层12，且层间介质层12将第一栅极15覆盖。层间介质层12中还设有金属互连层14，第一栅极15通过位于层间介质层12中的接触孔13与金属互连层14连接。如此，导电通孔17通过两个埋层导电结构16(第二栅极)与第一栅极15形成了直接连接；同时，导电通孔17依次通过相连的第二栅极和第一栅极15，经接触孔13连接至金属互连层14。
在一些实施例中，衬底10包括硅衬底10，导电通孔17包括硅通孔(TSV)。硅通孔通过填充金属形成。硅通孔填充金属可以是例如金属铜。
在一些实施例中，埋层导电结构16采用导电材料形成。例如，埋层导电结构16采用第一栅极15材料形成，并与第一栅极15形成一体结构。第一栅极15材料包括多晶硅。
上述结构可避免硅通孔(导电通孔17)占用器件面积，因此能在半导体器件上实现高密度的硅通孔的集成。并且，硅通孔通过两个埋层导电结构16与第一栅极15形成直接连接，从而直接形成了硅通孔-栅极端的互连，减少了原本硅通孔到栅极之间的连线距离，从而减小了互连电阻；同时，在衬底10正面不需要再进行栅极端的走线，给正面金属布线留出了更多的空间。
在一些实施例中，埋层导电结构16的侧壁上具有第一介质隔离层，使埋层导电结构16通过第一介质隔离层与衬底10相隔离。
在一些实施例中，导电通孔17(硅通孔)的内壁上具有第二介质隔离层，使导电通孔17通过第二介质隔离层与衬底10相隔离。其中，位于导电通孔17底部上的第二介质隔离层，在对应埋层导电结构16的位置具有开口，使导电通孔17中的填充金属通过开口与埋层导电结构16的导电材料相连形成欧姆接触。
以下通过具体实施方式并结合附图，对本发明的一种半导体器件结构制造方法作进一步的详细说明。
参考图2-图7。本发明的一种半导体器件结构制造方法，可用于制造上述例如图1所示的一种半导体器件结构，并包括以下步骤：
步骤S1：提供定义了有源区的衬底10。
如图2所示，采用一个衬底10，例如硅衬底10，并采用常规CMOS的浅沟槽隔离(STI)工艺流程，在硅衬底10的正面表面(上表面)上形成两个浅沟槽隔离11。两个浅沟槽隔离11之间区域定义了有源区。
在形成浅沟槽隔离11时，可在衬底10的正面表面上同时形成氧化物层18，可作为栅介质层。以及在有源区形成必要的离子注入区。
步骤S2：在位于有源区中的衬底10的正面表面上形成第一栅极15，在第一栅极15下方形成埋设于衬底10中的两个并列的埋层导电结构16，并使埋层导电结构16穿过衬底10的正面表面，与第一栅极15连接。
如图3所示，首先，采用光刻及刻蚀工艺，在有源区中特定区域(与第一栅极15的相对两侧对应的位置)的衬底10(氧化物层18)的正面表面上形成两个并列的沟槽19，并使沟槽19的底部位于衬底10中，且低于浅沟槽隔离11的底部。
值得注意的是，沟槽19的宽度影响到需要形成的埋层导电结构16与导电通孔17(例如硅通孔)接触时的接触电阻。同时，沟槽19的宽度还受到后续第一栅极15材料沉积时厚度的影响。因此，沟槽19宽度需小于第一栅极15材料沉积厚度的两倍。比如后续工艺采用160nm厚度的第一栅极15时，沟槽19宽度需要小于320nm。并且，沟槽19的深度通常受工艺限制的影响。比如，可将沟槽19设定为深宽比10:1的尺寸。在一个示例中，当采用300nm的沟槽19宽度时，可将沟槽19深度定位在3μm左右。
然后，在沟槽19的内壁上进行第一介质隔离层的沉积，用于隔离电信号。
在一些实施例中，可采用炉管热氧化工艺，也可以采用高沟槽覆盖率工艺如ALD工艺等，在沟槽19的内壁上沉积形成第一介质隔离层。由于第一介质隔离层是为了用于隔离电信号，所以其厚度满足电学性能即可。比如，第一介质隔离层的厚度可以是25nm左右。
如图4所示，在衬底10的正面表面上形成栅极材料层，并形成对沟槽19的填充。可采用炉管工艺，其具备高深宽比沟槽填充能力，可以在衬底10表面形成需求厚度的栅极材料层的同时，完成对沟槽19内的填充。
接着，采用光刻及刻蚀工艺，对栅极材料层进行图形化，在衬底10的正面表面上形成第一栅极15，同时也在沟槽19中形成与第一栅极15一体结构的埋层导电结构16，使得埋层导电结构16连接在第一栅极15的下方相对两侧，形成作为侧栅极的第二栅极。
可通过相关工艺，完成包括第一栅极15的侧墙、源漏在内的晶体管的其他结构的制作，形成器件层。
步骤S3：自衬底10的背面表面形成进入衬底10中，并连接埋层导电结构16的导电通孔17。
如图5所示，形成导电通孔17前，还包括继续进行常规CMOS工艺，如接触孔形成工艺以及金属互连层等工艺，在衬底10的正面表面上形成层间介质层12，在层间介质层12中形成连接第一栅极15的接触孔13，以及连接接触孔13的金属互连层14。
如图6所示，然后，将完成常规CMOS前道和后道工艺的衬底10翻转，使衬底10的正面倒置。接着，将层间介质层12的表面与载片20贴合，使带有上述器件结构的衬底10通过层间介质层12的表面与载片20进行键合。
接着，对进行键合后的衬底10的背面进行减薄工艺，包括研磨、湿法刻蚀、干法刻蚀、CMP(化学机械研磨)等工艺，使得硅衬底10的厚度达到设计值。硅衬底10的厚度与需要形成的硅通孔(导电通孔17)的深度相关，比如减薄到50μm的硅衬底10，可用于形成对应深度的硅通孔结构。
如图6所示，接着，采用硅通孔光刻和刻蚀工艺，在对应有源区的位置，即位于两个浅沟槽隔离11以内位置的衬底10的背面表面上形成通孔21，并使通孔21的底部停止在埋层导电结构16位于衬底10中的底部上。
在一些实施例中，通孔刻蚀工艺采用博世(Bosch)工艺，并在通孔21底部接触到埋层导电结构16底部的栅极材料后停止刻蚀。然后，进行后续的常规硅通孔工艺，包括在通孔21的内壁上形成第二介质隔离层，在第二介质隔离层的表面上依次进行阻挡层及种子层的沉积，和通孔金属的沉积填充。通孔金属可采用铜电镀形成，并通过CMP去除通孔21以外的多余的第二介质隔离层、阻挡层、种子层和铜通孔金属材料。
其中，在沉积阻挡层及种子层之前，需要通过光刻和刻蚀工艺，将对应埋层导电结构16位置的通孔21底部上的第二介质隔离层刻穿，露出埋层导电结构16中的栅极材料表面。然后，再进行阻挡层及种子层的沉积，和通孔金属的沉积填充，这样使通孔金属与栅极材料形成连接。从而在通孔21中形成作为导电通孔17的硅通孔(TSV)，并使硅通孔与埋层导电结构16形成欧姆接触。
可以看出，上述进行背面硅通孔刻蚀工艺时，使得通孔21的底部无需再像以往那样停在正面的金属互连层14上，而且由于深度低于浅沟槽隔离11的埋层导电结构16本身厚度较厚，不易被刻穿，使得制造硅通孔时的工艺难度得到明显降低。
如图7所示，最后，按需对完成硅通孔工艺后的硅衬底10进行后续工艺及正面载片20去除工艺。
载片20去除工艺与衬底10的研磨工艺类似，包括研磨、湿法刻蚀、干法刻蚀、CMP等工艺。得到最终的本发明具有硅通孔(导电通孔17)与栅极(作为侧栅极的埋层导电结构16和第一栅极15)直连的半导体器件结构。
综上，本发明通过在有源区中的第一栅极15下方形成埋设于衬底10中的埋层导电结构16，用于与位于衬底10背面作为硅通孔的导电通孔17连接，不但可以使硅通孔位于有源区以内，而且无需占用有源区中器件的面积，因此可以大幅提高集成密度。同时，通过设计埋层导电结构16作为背面硅通孔与正面器件(例如第一栅极15)之间的过渡连接结构，还可利用埋层导电结构16具有的较厚厚度带来的不易刻穿的特点，避免了以往背面硅通孔工艺中，硅通孔刻蚀时容易将厚度较薄的金属互连层刻穿的问题，从而明显降低了工艺难度。而且，通过同步形成第一栅极15和埋层导电结构16，使埋层导电结构16作为侧栅极(第二栅极)与第一栅极15形成一体结构，从而直接形成了硅通孔-栅极端的互连，减少了原本硅通孔到栅极之间的连线距离，由此也减小了互连电阻；同时正面不再需要进行栅极端的走线，给正面金属布线留出了更多的空间，从而更有利于器件设计。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。
Claims (10)
1.一种半导体器件结构，其特征在于，包括：
设于衬底的正面表面上，并位于有源区中的第一栅极；
位于所述有源区中的所述衬底的正面表面上，并埋设于所述衬底中的两个并列的埋层导电结构，所述埋层导电结构穿过所述衬底的正面表面，与所述第一栅极连接；
自所述衬底的背面表面进入所述衬底中，并连接所述埋层导电结构的导电通孔。
2.根据权利要求1所述的半导体器件结构，其特征在于，所述导电通孔位于所述有源区以内位置的所述衬底中。
3.根据权利要求1所述的半导体器件结构，其特征在于，两个所述埋层导电结构通过穿过所述衬底正面表面的顶部连接在所述第一栅极的下方两侧上，两个所述埋层导电结构通过位于所述衬底中的底部与所述导电通孔位于所述衬底中的底部连接。
4.根据权利要求1所述的半导体器件结构，其特征在于，所述衬底包括硅衬底，所述导电通孔包括硅通孔。
5.根据权利要求3所述的半导体器件结构，其特征在于，两个所述埋层导电结构在所述第一栅极两侧形成作为侧栅极的第二栅极，所述导电通孔依次通过所述第二栅极和所述第一栅极连接位于所述衬底的正面上的金属互连层。
6.一种半导体器件结构制造方法，其特征在于，包括：
提供定义了有源区的衬底；
在位于所述有源区中的所述衬底的正面表面上形成第一栅极，在所述第一栅极下方形成埋设于所述衬底中的两个并列的埋层导电结构，并使所述埋层导电结构穿过所述衬底的正面表面，与所述第一栅极连接；
自所述衬底的背面表面形成进入所述衬底中，并连接所述埋层导电结构的导电通孔。
7.根据权利要求6所述的半导体器件结构制造方法，其特征在于，形成所述第一栅极和所述埋层导电结构的方法，具体包括：
在所述衬底的正面表面上形成由浅沟槽隔离定义的有源区；
在位于所述有源区中的所述衬底的正面表面上形成两个并列的沟槽，并使所述沟槽的底部位于所述衬底中；
在所述沟槽的内壁上形成第一介质隔离层；
在所述衬底的正面表面上形成栅极材料层，并形成对所述沟槽的填充；
对所述栅极材料层进行图形化，形成第一栅极，和位于所述沟槽中的埋层导电结构，并使所述埋层导电结构连接在所述第一栅极的下方两侧，形成作为侧栅极的第二栅极。
8.根据权利要求6所述的半导体器件结构制造方法，其特征在于，形成所述导电通孔的方法，具体包括：
在所述衬底的背面表面上形成通孔，使所述通孔位于所述有源区以内位置的所述衬底中，并使所述通孔的底部停止在所述埋层导电结构位于所述衬底中的底部上；
在所述通孔的侧壁上形成第二介质隔离层，在所述第二介质隔离层以内的所述通孔中填充通孔金属，从而形成导电通孔，并使所述导电通孔与所述埋层导电结构形成欧姆接触。
9.根据权利要求6所述的半导体器件结构制造方法，其特征在于，形成所述导电通孔前，还包括：
在所述衬底的正面表面上形成层间介质层，在所述层间介质层中形成连接所述第一栅极的接触孔，以及连接所述接触孔的金属互连层；
将所述衬底的正面倒置，并通过所述层间介质层的表面与载片键合后，对所述衬底的背面进行减薄工艺；
然后再采用硅通孔工艺，形成作为所述导电通孔的硅通孔。
10.根据权利要求9所述的半导体器件结构制造方法，其特征在于，还包括：将所述载片从所述衬底上去除。
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| CN202311629467.8A CN117577609A (zh) | 2023-11-30 | 2023-11-30 | 一种半导体器件结构及其制造方法 |
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