CN110828372A - 金属引线、半导体器件及其制作方法 - Google Patents

金属引线、半导体器件及其制作方法 Download PDF

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Abstract

本发明提供了一种金属引线、半导体器件及其制作方法，首先同时形成第一凹槽与布线层凹槽，接着形成第二凹槽，所述第二凹槽与所述第一凹槽连通，之后填充导电材料在第一凹槽、第二凹槽的过程中同时填充布线层凹槽，在形成导电结构的同时形成布线层，不需要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层，节省了两张掩膜板，节约了生产成本。

Description

金属引线、半导体器件及其制作方法
技术领域
本发明涉及半导体制造技术领域，具体涉及一种金属引线、半导体器件及其制作方法。
背景技术
目前在3D IC技术中大都采用硅通孔(Through Silicon Via，TSV)，硅通孔技术是用于将不同芯片封装在一起的一种新型封装技术，其通过制作贯穿衬底的、其中填充有导电材料的通孔，然后将多个芯片或晶圆堆叠在一起，利用通孔来实现芯片之间的电连接。TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。
当TSV工艺完成后，如果需要继续增加后续的布线层工艺，传统的工艺方案主要是继续沉积氮化硅/氧化硅(SIN/OX)层将TSV结构覆盖，再通过开孔的方式将TSV结构引出，最后沉积AL并最终形成布线层。然而完成该工艺至少需要2张掩膜板(mask)，成本较高。
因此，为了解决上述技术问题，有必要提出一种新的制作方法。
发明内容
基于以上所述的问题，本发明的目的在于提供一种金属引线、半导体器件及其制作方法，在形成导电结构的同时形成布线层，不需要增加掩膜板，由此节约成本。
为实现上述目的，本发明提供一种金属引线的制作方法，包括：
提供一半导体衬底，在所述半导体衬底内同时形成第一凹槽与布线层凹槽，其中，所述第一凹槽与所述布线层凹槽分别从所述半导体衬底表面延伸至所述半导体衬底内部；
形成第二凹槽，所述第二凹槽从所述半导体衬底表面延伸至所述半导体衬底内，且与所述第一凹槽连通；以及，
填充导电材料于所述第一凹槽、所述第二凹槽与所述布线层凹槽以形成导电结构与布线层。
可选的，在所述金属引线的制作方法中，所述第二凹槽形成于所述第一凹槽的底部，且所述第一凹槽与所述第二凹槽形成大马士革结构。
相应的，本发明还提供一种半导体器件的制作方法，包括：
提供键合后第一半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；
同时形成第一凹槽与布线层凹槽，所述第一凹槽与所述布线层凹槽分别形成于所述第三层间介质层内；
形成第一开孔，所述第一开孔贯穿所述第三层间介质层和部分所述第二半导体，且所述第一开孔位于所述第二导电层上方并靠近所述第二层导电层，所述第一开孔与所述第一凹槽连通；
形成第二开孔，所述第二开孔贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，且所述第二开孔位于所述第一导电层上方并靠近所述第一导电层，所述第二开孔与所述第一开孔连通；
暴露所述第二开孔下方的第一导电层和所述第一开孔下方的所述第二导电层；以及，
填充导电材料在所述第一凹槽、所述第二开孔、所述第一开孔以及所述布线层凹槽内，以形成导电结构与布线层。
可选的，在所述半导体器件的制作方法中，在所述第一凹槽底部形成所述第一开孔。
可选的，在所述半导体器件的制作方法中，在所述第一开孔底部形成所述第二开孔。
可选的，在所述半导体器件的制作方法中，在形成所述第一开孔之后，在形成所述第二开孔之前，还包括：形成绝缘层，所述绝缘层覆盖所述第一凹槽、所述第一开孔与所述布线层凹槽的侧壁及底部。
可选的，在所述半导体器件的制作方法中，暴露所述第二开孔下方的第一导电层和所述第一开孔下方的所述第二导电层时，所述布线层凹槽应位于第三层间介质层内。
相应的，本发明还提供一种金属引线，包括：
半导体衬底；
布线层凹槽，所述布线层凹槽从所述半导体衬底表面延伸至所述半导体衬底内部；
第一凹槽，所述第一凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且所述第一凹槽与所述布线层凹槽同时形成；
第二凹槽，所述第二凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且所述第二凹槽与所述第一凹槽连通；以及，
导电材料，所述导电材料填充于所述第一凹槽与所述第二凹槽内形成导电结构，所述导电材料填充于所述布线层凹槽内形成布线层。
相应的，本发明还提供一种半导体器件，包括：
相键合的第一半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；
布线层凹槽，位于所述第三层间介质层内；
第一凹槽，位于所述第三层间介质层内，且所述第一凹槽与所述布线层凹槽同时形成；
第一开孔，贯穿所述第三层间介质层和部分所述第二半导体，且所述第一开孔位于所述第二导电层上方并暴露所述第二导电层，所述第一开孔与所述第一凹槽连通；
第二开孔，贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，且所述第二开孔位于所述第一导电层的上方且暴露所述第一导电层，所述第二开孔与所述第一凹槽连通；以及，
导电材料，所述导电材料填充于所述第一凹槽、所述第一开孔与所述第二开孔内，并连接所述第一导电层与所述第二导电层形成导电结构，所述导电材料填充于所述布线层凹槽内形成布线层。
可选的，在所述半导体器件中，所述第二开孔位于所述第一开孔的底部，所述第一开孔位于所述第一凹槽的底部。
与现有技术相比，本发明提供的金属引线、半导体器件及其制作方法中，首先同时形成第一凹槽与布线层凹槽，接着形成第二凹槽，所述第二凹槽与所述第一凹槽连通，之后填充导电材料在所述第一凹槽、所述第二凹槽的过程中同时填充所述布线层凹槽，在形成导电结构的同时形成布线层，不需要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层，节省了两张掩膜板，节约了生产成本。
附图说明
图1～8为一半导体器件的制作方法的各步骤结构示意图。
图9为本发明一实施例所提供的金属引线的制作方法的流程图。
图10为本发明一实施例所提供的金属引线的结构示意图。
图11为本发明一实施例所提供的半导体器件的制作方法的流程图。
图12～17为本发明一实施例所提供的半导体器件的制作方法的各步骤结构示意图。
图18a～图18c为本发明一实施例所提供的第一半导体与第二半导体键合之后的结构示意图。
具体实施方式
图1～8为一半导体器件的制作方法的各步骤结构示意图。请参照图1至图8 所示，半导体器件的制作方法如下。
首先，请参考图1所示，提供一第一衬底10与一第二衬底20。首先，在所述第一衬底10上形成第一层间介质层11，刻蚀所述第一层间介质层11形成凹槽并填充金属材料以形成第一导电层12，接着，形成第一阻挡层13，所述第一阻挡层13覆盖所述第一层间介质层11与所述第一导电层12。接着，在所述第一阻挡层13上形成第二层间介质层14。同时，在所述第二衬底20的一面上形成第三层间介质层21，接着刻蚀所述第三层间介质层21形成凹槽并填充金属材料以形成第二导电层22，本实施例中形成有两条所述第二导电层22，且后续所述第一衬底10与所述第二衬底20键合之后每条所述第二导电层22在所述第一层间介质层11上的投影均与所述第一导电层12具有重叠部分。接着，形成第二阻挡层23，所述第二阻挡层23覆盖所述第三层间介质层21与第二导电层22。接着，在所述第二阻挡层23上形成第四层间介质层24。最后，还包括在所述第四层间介质层24上形成第三阻挡层25，当然，也可以在所述第二层间介质层 14上形成第三阻挡层。之后将所述第一衬底10形成有所述第三介质层14的一面与所述第二衬底20形成有所述第三阻挡层25的一面进行键合。
所述第二衬底20远离所述键合面的一面上还形成有第五层间介质层26，可以在键合之前形成所述第五层间介质层26，也可以在键合之后形成所述第五层间介质层26。所有层间介质层的材质均可以优选为氧化硅，所有阻挡层的材质均可以优选为氮化硅。
接着，请继续参考图1所示，依次刻蚀所述第五层间介质层26与所述第二衬底20以形成第一凹槽27，所述第一凹槽27在所述第三层间介质层21上的投影覆盖每相邻两条所述第二导电层22中的部分导电层。
接着，请参考图2所示，形成绝缘层28，所述绝缘层28覆盖所述第五层间介质层26，并覆盖所述第一凹槽27的侧壁及底部。所述绝缘层28的材质包含但不限于氧化硅。
接着，请参考图3所示，通过所述第一凹槽27依次刻蚀所述绝缘层28、所述第三层间介质层21、所述第二阻挡层23、所述第四层间介质层24、所述第三阻挡层25、所述第二层间介质层14以及部分所述第一阻挡层13形成开孔29，所述开孔29的开口尺寸小于所述第一凹槽27的开口尺寸，且所述开孔29位于所述第一导电层12的上方且靠近所述第一导电层12，并且每相邻两条所述第二层导电层22位于所述开孔29的两侧。所述开孔29并未暴露出所述第一导电层 12，而是在所述第一导电层12上保留有部分厚度的所述第一阻挡层13，以防止所述第一导电层12被氧化。
接着，请参考图4所示，在所述开孔29内填充抗反射层30，所述抗反射层 30填充于所述开孔29。所述抗反射层30的填充一方面使得所述第一凹槽27表面更平整，从而有利于后续形成第二凹槽31时的光刻胶曝光与显影；另一方面在后续刻蚀形成第二凹槽31过程中可以防止第一导电层12上的部分阻挡层13 被刻蚀，即不让第一导电层12提前暴露。正常的抗反射层填充完成后，会进行抗反射层的回刻蚀形成如图4所示的抗反射层30，使得抗反射层30的上界面与第二导电层12平齐，这样有利于第二凹槽31的刻蚀。
接着，请参考图5所示，通过所述第一凹槽27刻蚀所述开孔29侧壁顶表面上的所述第三层间介质层21，以在所述第一凹槽27的底部所述开孔29的顶部形成第二凹槽31，所述第二凹槽31的开口尺寸小于所述第一凹槽27的开口尺寸，且所述第二凹槽31的开口尺寸大于所述开孔29的开口尺寸，且所述第二凹槽31的底部靠近所述第二层导电层22。之后，去除所述抗反射层30。
所述第二凹槽31并未暴露出所述第二导电层22，而是在所述第二导电层 22上保留有部分厚度的所述第三层间介质层21，以防止所述第二导电层22被氧化。
接着，请参考图6所示，暴露出所述第一导电层12与所述第二导电层22，即刻蚀去除所述开孔29底部剩余的所述第一阻挡层13，暴露出所述第一导电层 12，刻蚀去除所述第二凹槽31底部剩余的第三层间介质层21，暴露出所述第二导电层22。然后填充导电材料在所述第一凹槽、第二凹槽与所述开孔内以形成导电结构32，所述导电结构32连接所述第一导电层12与所述第二导电层22。
接着，请参考图7所示，依次形成氮化硅层33与氧化硅层34，所述氮化硅层33覆盖所述第五层间介质层26以及导电结构32，所述氧化硅层34覆盖所述氮化硅层33。然后，在所述氧化硅层34上形成光刻胶层(未图示)，采用掩膜版对所述光刻胶层进行图形化，形成图形化的光刻胶层，接着以图形化的光刻胶层为掩膜依次刻蚀所述氧化硅层34与所述氮化硅层33，以形成第三凹槽35，所述第三凹槽35暴露出所述导电结构32，最后去除图形化的光刻胶层。该刻蚀步骤需要一张掩膜板。
最后，请参考图8所示，沉积导电层，优选为铝层，所述导电层填满所述第三凹槽35并覆盖所述氧化硅层34。之后，在所述导电层上形成光刻胶层(未图示)，采用掩膜版对所述光刻胶层进行图形化，形成图形化的光刻胶层，接着以图形化的光刻胶层为掩膜刻蚀所述导电层，以形成图形化的导电层，即形成布线层36。该步骤需要使用一张掩膜板。
即形成导电结构32之后，需要形成第三凹槽35将所述导电结构32引出，之后形成导电层并刻蚀形成布线层36。完成该工艺步骤需要使用两张掩膜板，成本较高。
基于上述问题，本发明提供一种金属引线的制作方法，包括：提供一半导体衬底，在所述半导体衬底内同时形成第一凹槽与布线层凹槽，其中，所述第一凹槽与所述布线层凹槽分别从所述半导体衬底表面延伸至所述半导体衬底内部；形成第二凹槽，所述第二凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且与所述第一凹槽连通；以及，填充导电材料于所述第一凹槽、所述第二凹槽与所述布线层凹槽以形成导电结构与布线层。
相应的，本发明还提供一种半导体器件制作方法，包括：提供键合后第一半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；同时形成第一凹槽与布线层凹槽，所述第一凹槽与所述布线层凹槽分别形成于所述第三层间介质层内；形成第一开孔，所述第一开孔贯穿所述第三层间介质层和部分所述第二半导体，且所述第一开孔位于所述第二导电层上方并靠近所述第二层导电层，所述第一开孔与所述第一凹槽连通；形成第二开孔，所述第二开孔贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，且所述第二开孔位于所述第一导电层上方并靠近所述第一导电层，所述第二开孔与所述第一凹槽连通；暴露所述第二开孔下方的第一导电层和所述第一开孔下方的所述第二导电层；以及，填充导电材料在所述第一凹槽、所述第一开孔、所述第二开孔以及所述布线层凹槽内，以形成导电结构与布线层。
相应的，本发明还提供一种金属引线，包括：半导体衬底；布线层凹槽，所述布线层凹槽从所述半导体衬底表面延伸至所述半导体衬底内部；第一凹槽，所述第一凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且所述第一凹槽与所述布线层凹槽同时形成；第二凹槽，所述第二凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且所述第二凹槽与所述第一凹槽连通；以及，导电材料，所述导电材料填充于所述第一凹槽与与所述第二凹槽内形成导电结构，所述导电材料填充于所述布线层凹槽内形成布线层。
相应的，本发明还提供一种半导体器件，包括：相键合的第一半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；布线层凹槽，位于所述第三层间介质层内；第一凹槽，位于所述第三层间介质层内，且所述第一凹槽与所述布线层凹槽同时形成；第一开孔，贯穿所述第三层间介质层和部分所述第二半导体，且所述第一开孔位于所述第二导电层上方并暴露所述第二导电层，所述第一开孔与所述第一凹槽连通；第二开孔，贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，且所述第二开孔位于所述第一导电层的上方且暴露所述第一导电层，所述第二开孔与所述第一凹槽连通；以及，导电材料，所述导电材料填充于所述第一凹槽、所述第一开孔与所述第二开孔内，并连接所述第一导电层与所述第二导电层形成导电结构，所述导电材料填充于所述布线层凹槽内形成布线层。
在本发明提供的金属引线、半导体器件及其制作方法中，首先同时形成第一凹槽与布线层凹槽，接着形成第二凹槽，所述第二凹槽与所述第一凹槽连通，之后填充导电材料在所述第一凹槽、所述第二凹槽的过程中同时填充所述布线层凹槽，在形成导电结构的同时形成布线层，不需要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层，节省了两张掩膜板，节约了生产成本。
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
图9为本发明一实施例所提供的金属引线的制作方法的流程图。图10为本发明一实施例所提供的金属引线的制作方法的结构示意图。以下结合附图9与附图10对本实施例中金属引线的制作方法的各个步骤进行详细说明。
在步骤S100中，提供一半导体衬底100，在所述半导体衬底100内同时形成第一凹槽101与布线层凹槽102，其中，所述第一凹槽101与所述布线层凹槽 102分别从所述半导体衬底表面延伸至所述半导体衬底内部。
在步骤S200中，形成第二凹槽103，所述第二凹槽103从所述半导体衬底 100表面延伸至所述半导体衬底100内部，且与所述第一凹槽101连通。
作为优选实施例，在所述第一凹槽101的底部形成所述第二凹槽103，且所述第一凹槽101与所述第二凹槽103形成大马士革结构。例如：首先形成光刻胶层，所述光刻胶层覆盖所述衬底100并填满所述第一凹槽101与所述布线层凹槽102，接着对所述光刻胶层进行图形化，图形化的光刻胶层暴露出预定形成所述第二凹槽103的区域，且该区域位于所述第一凹槽101内。接着，以图形化的光刻胶层为掩膜，刻蚀所述半导体衬底100至形成所述第二凹槽103。最后，去除图形化的光刻胶层。
作为优选实施例，所述第二凹槽103包含第三凹槽103A与开孔103B，所述第三凹槽103A形成于所述第一凹槽101的底部，所述开孔103B形成于所述第三凹槽103A的底部，如图10所示。优选的，所述开孔103B的开口尺寸小于所述第三凹槽103A的开口尺寸，所述第三凹槽103A的开口尺寸小于所述第一凹槽101的开口尺寸。
在步骤S300中，填充导电材料于所述第一凹槽101、所述第二凹槽103、所述布线层凹槽102以形成导电结构200与布线层300。所述导电材料填充于所述布线层凹槽101内形成布线层300，所述导电材料填充于所述第一凹槽101与所述第二凹槽103内形成导电结构200。
所述半导体衬底100可以包括衬底和设置于所述衬底至少一侧的膜层结构，即所述衬底的一侧或两侧设置有所述膜层结构。所述衬底可以为本领域技术人员熟知的任意合适的底材；所述膜层结构可以包括导电结构、栅极结构、介质层等，所述导电结构可以包括金属互连结构、电阻的极板或电容的极板，所述栅极结构可以是多晶硅栅极或金属栅极。需要说明的是，本发明对所述半导体衬底100的结构不作限定，可以依据要形成的器件选择合适的所述半导体衬底 100。
在本发明提供的金属引线的制作方法中，同时形成第一凹槽101与布线层凹槽102，接着形成第二凹槽103，所述第二凹槽103与所述第一凹槽101连通，之后填充导电材料在所述第二凹槽103、所述第一凹槽101的过程中同时填充所述布线层凹槽102，在形成所述导电结构200的同时形成所述布线层300，不需要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层，节省了两张掩膜板，节约了生产成本。
相应的，本发明还提供一种金属引线，采用如上所述的金属引线的制作方法制作而成。请参考图10所示，所述金属引线包括：
半导体衬底100；
布线层凹槽102，所述布线层凹槽102从所述半导体衬底100表面延伸至所述半导体衬底100内部；
第一凹槽101，所述第一凹槽101从所述半导体衬底100表面延伸至所述半导体衬底100内部，且所述第一凹槽101与所述布线层凹槽102同时形成；
第二凹槽103，所述第二凹槽103从所述半导体衬底100表面延伸至所述半导体衬底100内部，且所述第二凹槽103与所述第一凹槽101连通；以及，
导电材料，所述导电材料填充于所述第二凹槽103与所述第一凹槽101内形成导电结构200，所述导电材料填充于所述布线层凹槽103内形成布线层300。
作为优选实施例，在所述第一凹槽101的底部形成所述第二凹槽103，且所述第一凹槽101与所述第二凹槽103形成大马士革结构。作为优选实施例，所述第二凹槽103包含第三凹槽103A与开孔103B，所述第三凹槽103A形成于所述第一凹槽101的底部，所述开孔103B形成于所述第三凹槽103A的底部，如图10所示。优选的，所述开孔103B的开口尺寸小于所述第三凹槽103A的开口尺寸，所述第三凹槽103A的开口尺寸小于所述第一凹槽101的开口尺寸。
图11为本发明一实施例所提供的半导体器件的制作方法的流程图。图12～17 为本发明一实施例所提供的半导体器件的制作方法的各步骤结构示意图。以下结合附图11与附图12～17对本实施例中半导体器件的制作方法的各个步骤进行详细说明。
在步骤S100中，请参考图11与图12所示，提供键合后第一半导体10和第二半导体20，所述第一半导体10和所述第二半导体20键合处形成键合界面，所述第一半导体10包括第一衬底100、位于所述第一衬底100正面S1的第一层间介质层110和嵌设于所述第一层间介质层110中的第一导电层101，所述第二半导体20包括第二衬底200、位于所述第二衬底上200正面S1的第二层间介质层210和嵌设于所述第二层间介质层210中的第二导电层201；所述第二半导体 20远离所述键合界面的一面形成有第三层间介质层220。
所述第一半导体10和所述第二半导体键合20包括：所述第一半导体10的正面与所述第二半导体20的正面键合，如图18a所示，或者，所述第一半导体 10的正面与所述第二半导体20的背面键合，如图18b所示，或者，所述第一半导体10的背面与所述第二半导体20的背面键合，如图18c所示，其中，所述第一半导体10的正面与所述第一半导体10的背面为相对的面，所述第二半导体20的正面与所述第二半导体20的背面为相对的面。所述第一半导体10和所述第二半导体20键合的步骤包括：以所述第一半导体10的正面与所述第二半导体20的正面键合为例，所述第一半导体10的正面与所述第二半导体20的正面贴合起来，采用键合机台施加一定的压力、温度、电压等外部条件，所述第一半导体10的正面与所述第二半导体20的正面之间会产生原子或分子间的结合力，如共价键、金属键或分子键，当达到一定程度后，所述第一半导体10与所述第二半导体20形成为一个整体，即形成所述键合结构。
所述第一衬底100与第二衬底200的材料均可以为单晶硅(Si)、单晶锗 (Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。在本实施例中，所述第一衬底100与第二衬底200的材料优选为单晶硅(Si)。所述第一衬底100与第二衬底200上还可以形成有各种半导体结构，例如晶体管等，本发明对此不作限定。
具体的，在所述第一衬底100的正面S1上形成第一子层间介质层111，刻蚀所述第一子层间介质层111形成凹槽并填充导电材料以形成第一导电层101，接着，形成第一阻挡层102，所述第一阻挡层102覆盖所述第一导电层101与所述第一子层间介质层111，接着，在所述第一阻挡层101上形成第二子层间介质层112。所述第一子层间介质层111与所述第二子层间介质层112的材质均包含但不限于氧化硅，所述第一导电层101可以包括金属互连结构、电阻的极板或电容的极板等，所述第一导电层101的材质包含但不限于铜，所述第一阻挡层 102的材质包含但不限于氮化硅。
同时，在所述第二衬底200的正面S1上形成第三子层间介质层211，刻蚀所述第三子层间介质层211形成凹槽并填充金属材料以形成第二导电层201，所述第二导电层201数量多个，被第三子层间介质层211隔开，可以依据要形成的器件对第二导电层201选择合适的数量以及分布情况。优选实施例中，所述第一半导体10与所述第二半导体20键合之后每相邻两条所述第二导电层201 在所述第一子层间介质层111上的投影均与同一所述第一导电层101具有重叠部分。接着，形成第二阻挡层202，所述第二阻挡层202覆盖所述第二导电层 201与所述第三子层间介质层211。接着，在所述第二阻挡层202上形成第四子层间介质层212。所述第三子层间介质层211与所述第四子层间介质层212的材质均包含但不限于氧化硅，所述第二导电层201可以包括金属互连结构、电阻的极板或电容的极板等，所述第二导电层201的材质包含但不限于铜，所述第二阻挡层202的材质包含但不限于氮化硅。
最后，还包括：在所述第四子层间介质层212上形成第三阻挡层203，所述第三阻挡层203的材质包含但不限于氮化硅。当然，也可以在所述第二子层间介质层112上形成所述第三阻挡层。之后，将所述第一半导体10的第一层间介质层110与所述第二半导体20的第二层间介质层210进行键合，即将所述第一衬底100形成有所述第二子层间介质层112的一面与所述第二衬底200形成有所述第三阻挡层203的一面进行键合，形成键合界面。
所述第二半导体20远离所述键合界面的一面形成有第三层间介质层220，本实施例中，所述第二衬底200的背面S2上还形成有第三层间介质层220，可以在键合之前形成所述第三层间介质层220，也可以在键合之后形成所述第三层间介质层220。所述第三层间介质层220的材质包含但不限于氧化硅。
在步骤S200中，请继续参考图11与图12所示，同时形成第一凹槽301与布线层凹槽302，所述第一凹槽301与所述布线层凹槽302分别形成于所述第三层间介质层220内。具体的，请参考图12所示，形成第一光刻胶层(未图示) 在所述第三层间介质层220上，图形化所述第一光刻胶层以形成图形化的第一光刻胶层，接着以所述图形化的第一光刻胶层为掩膜，刻蚀所述第三层间介质层220以形成第一凹槽301与布线层凹槽302，最后去除所述图形化的第一光刻胶层。
在步骤S300中，请参考图11与图13所示，形成第一开孔303，所述第一开孔303贯穿所述第三层间介质层220和部分所述第二半导体20，且所述第一开孔303位于所述第二导电层201上方并靠近所述第二层导电层201，所述第一开孔303与所述第一凹槽301连通。具体的，请参考图13所示，形成第二光刻胶层(未图示)在所述第三层间介质层220上，所述第二光刻胶层覆盖所述第三层间介质层220并填充所述第一凹槽301与所述布线层凹槽302，图形化所述第二光刻胶层以形成图形化的第二光刻胶层，所述图形化的第二光刻胶层暴露出所述第一凹槽301底部预定形成第一开孔的区域，接着以所述图形化的第二光刻胶层为掩膜，刻蚀所述第三层间介质层220与部分所述第二半导体20以形成第一开孔303，最后去除所述图形化的第二光刻胶层。
优选实施例中，请继续参考图13所示，形成第二光刻胶层(未图示)在所述第三层间介质层220上，所述第二光刻胶层覆盖所述第三层间介质层220并填充所述第一凹槽301与所述布线层凹槽301，图形化所述第二光刻胶层以形成图形化的第二光刻胶层，，所述图形化的第二光刻胶层暴露出所述第一凹槽301 底部预定形成第一开孔的区域，接着以所述图形化的第二光刻胶层为掩膜，刻蚀所述第三层间介质层220、所述第二衬底200与部分所述第三子层间介质层 211以形成第一开孔303，最后去除所述图形化的第二光刻胶层。所述第一开孔 303在所述第二层间介质层210上的投影覆盖每相邻两条所述第二导电层201中的部分导电层，使得后续通过刻蚀形成的第二开孔位于两条所述第二导电层201 之间，且所述第一开孔303位于所述第二导电层201上方并靠近所述第二层导电层201。所述第一开孔303在所述第一层间介质层110上的投影覆盖所述第一导电层101，使得后续在所述第一开孔303内形成的第二开孔位于所述第一导电层101上，从而最终暴露出所述第一导电层101。
在形成所述第一开孔303之后，还包括：形成绝缘层304，所述绝缘层304 覆盖所述第三层间介质层220以及所述第一凹槽301、所述布线层凹槽302与所述第一开孔303的侧壁及底部，形成如图14所示的结构。所述绝缘层304的材质包含但不限于氧化硅。
在步骤S400中，请参考图11与图15所示，形成第二开孔305，所述第二开孔305贯穿所述第三层间介质层220、所述第二半导体20和部分所述第一半导体10，且所述第二开孔305位于所述第一导电层101上方并靠近所述第一导电层101，所述第二开孔305与所述第一凹槽301连通。
具体的，形成第三光刻胶层(未图示)在所述绝缘层304之上，所述光刻胶层填充所述第一开孔303、所述第一凹槽301与所述布线层凹槽302，图形化所述第三光刻胶层以形成图形化的第三光刻胶层，所述图形化的第三光刻胶层暴露出预定形成所述第二开孔305的区域。接着以所述图形化的第三光刻胶层为掩膜，依次刻蚀所述绝缘层304、所述第三层间介质层220、所述第二半导体 20、所述第三阻挡层203、所述第二子层间介质层112以及所述第一阻挡层102，至剩余部分厚度的所述第一阻挡层102，以形成第二开孔305，最后去除所述图形化的第三光刻胶层。当然，根据所述第一开孔303的深度可以选择其余的方法形成所述第二开孔305，本发明对此不作限定。
优选实施例中，请参考图15，在所述第一开孔303底部形成所述第二开孔 305。具体的，在所述第一开孔303底部依次刻蚀所述绝缘层304、所述第二层间介质层210、所述第三阻挡层203、所述第二子层间介质层112以及所述第一阻挡层102，至剩余部分厚度的所述第一阻挡层102，以在所述第一开孔303的底部形成第二开孔305，所述第二开孔305位于所述第一开孔303的底部，且所述第二开孔305位于所述第一导电层101的上方且靠近所述第一导电层101，所述第二开孔305并未暴露出所述第一导电层101，而是在所述第一导电层101上保留有部分厚度的所述第一阻挡层102，以防止所述第一导电层101被氧化。优选的，所述第二开孔305的开口尺寸小于所述第一开孔303的开口尺寸。优选的，投影均与同一所述第一导电层101具有部分重叠的每相邻两条所述第二层导电层201位于所述第二开孔305的两侧。
在步骤S500中，请参考图11与图16所示，暴露所述第二开孔305下方的第一导电层101和所述第一开孔303下方的所述第二导电层201。暴露所述第二开孔305下方的第一导电层101和所述第一开孔303下方的所述第二导电层201 时，所述布线层凹槽302应位于第三层间介质层220内。
具体的，刻蚀去除所述第二开孔305底部剩余的所述第一阻挡层102，暴露出所述第一导电层101，刻蚀去除所述第一开孔303底部的所述绝缘层304与所述第三子层间介质层211，暴露出所述第二导电层201。
优选实施例中，暴露所述第二开孔305下方的第一导电层101和所述第一开孔303下方的所述第二导电层201同时，还同时去除了所述布线层凹槽302 底部暴露出的所述绝缘层304与部分所述第三层间介质层220。然而，所述布线层凹槽302后续用于填充导电材料形成布线层，因此所述布线层凹槽302不易暴露出所述第二衬底200。
在步骤S600中，请参考图11与图17所示，填充导电材料在所述第二开孔 305、所述第一开孔303、所述第一凹槽301以及所述布线层凹槽302内，以形成导电结构306与布线层307。
所述导电材料填满所述第二开孔305、所述第一开孔303与所述第一凹槽 301，并连接所述第一导电层101与所述第二导电层201，形成导电结构306，同时所述导电材料填满所述布线层凹槽302以形成布线层307。所述导电材料优选为金属，例如铜。
本发明实施例中，首先同时形成第一凹槽301布线层凹槽302，接着形成第一开孔303与第二开孔305，在形成导电结构306的过程中形成布线层307，与现有技术相比，节省了两张掩膜板，由此节约了生产成本。并且，本发明实施例中省略了抗反射层的形成，进一步节约了生产成本。
本发明提供的半导体器件及其制作方法中，首先同时形成第一凹槽301与布线层凹槽302，接着形成第一开孔303与第二开孔305，之后填充导电材料在第二开孔305、第一开孔303与第一凹槽301的过程中同时填充布线层凹槽302，在形成导电结构306的同时形成布线层307，不需要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层，节省了两张掩膜板，节约了生产成本。
相应的，本发明还提供一种半导体器件，可以采用如上所述的半导体器件的制作方法制作而成。请参考图17所示，所述半导体器件包括：
相键合的第一半导体10和第二半导体20，所述第一半导体10和所述第二半导体20键合处形成键合界面，所述第一半导体10包括第一衬底100、位于所述第一衬底100正面S1的第一层间介质层110和嵌设于所述第一层间介质层110 中的第一导电层101，所述第二半导体20包括第二衬底200、位于所述第二衬底上200正面S1的第二层间介质层210和嵌设于所述第二层间介质层210中的第二导电层201，所述第二半导体20远离所述键合界面的一面形成有第三层间介质层220；
布线层凹槽302，位于所述第三层间介质层220内；
第一凹槽301，位于所述第三层间介质层220内，且所述第一凹槽301与所述布线层凹槽302同时形成
第一开孔303，贯穿所述第三层间介质层220和部分所述第二半导体20，且所述第一开孔303位于所述第二导电层201上方并暴露所述第二导电层201，所述第一开孔303与所述第一凹槽301连通；
第二开孔305，贯穿所述第三层间介质层220、所述第二半导体20和部分所述第一半导体10，位于所述第一导电层101的上方且暴露所述第一导电层 101，所述第二开孔305与所述第一凹槽301连通；以及，
导电材料，所述导电材料填充于所述第一凹槽301、所述第一开孔303与所述第二开孔305内，并连接所述第一导电层101与所述第二导电层201形成导电结构306，所述导电材料填充于所述布线层凹槽301内形成布线层307。
具体的，所述第一层间介质层110包含第一子层间介质层111与第二子层间介质层112，所述第一导电层101嵌于所述第一子层间介质层111上表面内，所述第二子层间介质层112覆盖所述第一导电层101与所述第一子层间介质层 111。并且，在所述第一子层间介质层111与所述第二子层间介质层112之间还设置有第一阻挡层102。
所述第二层间介质层210包含第三子层间介质层211与第四子层间介质层 212，所述第二导电层201位于所述第四子层间介质层212之上，所述第三子层间介质层211覆盖所述第二导电层201与所述第四子层间介质层212。并且，在所述第三子层间介质层211与所述第四子层间介质层212之间还设置有第二阻挡层202。在所述第二子层间介质层112与所述第四子层间介质层212之间还设置有第三阻挡层203。
所述第二开孔305位于所述第一开孔303的底部，所述第一开孔303位于所述第一凹槽301的底部。
所述第一凹槽301的侧壁与所述布线层凹槽302的侧壁以及所述第一开孔 303的部分侧壁还形成有绝缘层304。
综上所述，本发明提供的金属引线、半导体器件及其制作方法中，首先同时形成第一凹槽与布线层凹槽，接着形成第二凹槽，所述第二凹槽与所述第一凹槽连通，之后填充导电材料在第一凹槽、第二凹槽的过程中同时填充布线层凹槽，在形成导电结构的同时形成布线层，不需要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层，节省了两张掩膜板，节约了生产成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种金属引线的制作方法，其特征在于，包括：
提供一半导体衬底，在所述半导体衬底内同时形成第一凹槽与布线层凹槽，其中，所述第一凹槽与所述布线层凹槽分别从所述半导体衬底表面延伸至所述半导体衬底内部；
形成第二凹槽，所述第二凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且与所述第一凹槽连通；以及，
填充导电材料于所述第一凹槽、所述第二凹槽与所述布线层凹槽以形成导电结构与布线层。
2.如权利要求1所述的金属引线的制作方法，其特征在于，所述第二凹槽形成于所述第一凹槽的底部，且所述第一凹槽与所述第二凹槽形成大马士革结构。
3.一种半导体器件的制作方法，其特征在于，包括：
提供键合后第一半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；
同时形成第一凹槽与布线层凹槽，所述第一凹槽与所述布线层凹槽分别形成于所述第三层间介质层内；
形成第一开孔，所述第一开孔贯穿所述第三层间介质层和部分所述第二半导体，且所述第一开孔位于所述第二导电层上方并靠近所述第二层导电层，所述第一开孔与所述第一凹槽连通；
形成第二开孔，所述第二开孔贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，且所述第二开孔位于所述第一导电层上方并靠近所述第一导电层，所述第二开孔与所述第一凹槽连通；
暴露所述第二开孔下方的第一导电层和所述第一开孔下方的所述第二导电层；以及，
填充导电材料在所述第一凹槽、所述第一开孔、所述第二开孔以及所述布线层凹槽内，以形成导电结构与布线层。
4.如权利要求3所述的半导体器件的制作方法，其特征在于，在所述第一凹槽底部形成所述第一开孔。
5.如权利要求4所述的半导体器件的制作方法，其特征在于，在所述第一开孔底部形成所述第二开孔。
6.如权利要求3所述的半导体器件的制作方法，其特征在于，在形成所述第一开孔之后，在形成所述第二开孔之前，还包括：形成绝缘层，所述绝缘层覆盖所述第一凹槽、所述第一开孔与所述布线层凹槽的侧壁及底部。
7.如权利要求3所述的半导体器件的制作方法，其特征在于，暴露所述第二开孔下方的第一导电层和所述第一开孔下方的所述第二导电层时，所述布线层凹槽应位于第三层间介质层内。
8.一种金属引线，其特征在于，包括：
半导体衬底；
布线层凹槽，所述布线层凹槽从所述半导体衬底表面延伸至所述半导体衬底内部；
第一凹槽，所述第一凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且所述第一凹槽与所述布线层凹槽同时形成；
第二凹槽，所述第二凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且所述第二凹槽与第一凹槽连通；以及，
导电材料，所述导电材料填充于所述第一凹槽与所述第二凹槽内形成导电结构，所述导电材料填充于所述布线层凹槽内形成布线层。
9.一种半导体器件，其特征在于，包括：
相键合的第一半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；
布线层凹槽，位于所述第三层间介质层内；
第一凹槽，位于所述第三层间介质层内，且所述第一凹槽与所述布线层凹槽同时形成；
第一开孔，贯穿所述第三层间介质层和部分所述第二半导体，且所述第一开孔位于所述第二导电层上方并暴露所述第二导电层，所述第一开孔与所述第一凹槽连通；
第二开孔，贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，且所述第二开孔位于所述第一导电层的上方且暴露所述第一导电层，所述第二开孔与所述第一凹槽连通；以及，
导电材料，所述导电材料填充于所述第一凹槽、所述第一开孔与所述第二开孔内，并连接所述第一导电层与所述第二导电层形成导电结构，所述导电材料填充于所述布线层凹槽内形成布线层。
10.如权利要求9所述的半导体器件，其特征在于，所述第二开孔位于所述第一开孔的底部，所述第一开孔位于所述第一凹槽的底部。
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