CN115360170A - 一种半导体结构及其形成方法 - Google Patents
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Abstract
本公开涉及集成电路领域，公开了一种半导体结构及其形成方法。半导体结构包括：重布线结构；重布线结构包括至少一层重布线层。其中，每层重布线层包括：第一线路和第二线路。第一线路和第二线路具有相同的延伸方向，且第二线路结合于第一线路的平行于延伸方向的至少一侧。第二线路中包括至少一个孔隙结构。本公开实施例能够提高芯片整体的热性能，减少性能退化。
Description
技术领域
本公开涉及集成电路领域，具体涉及一种半导体结构及其形成方法。
背景技术
随着集成电路的集成度不断提升，集成电路中的电子元件的最小特征尺寸越来越小，且电子元件的排布越来越密集，这样，带来了越来越多的输入/输出端口（I/O），输入/输出端口的电连接出现了困难。
重布线层（Redietribution Layer，RDL）技术，是一种能够对芯片的输入/输出端口重新布局的技术。重布线层可将半导体芯片或晶粒的原始输入/输出端口的位置重新布局于半导体芯片或晶粒的周围，为输入/输出端口的电连接提供便利。
发明内容
有鉴于此，本公开实施例提供了一种半导体结构及形成方法，能够提高芯片整体的热性能，减少性能退化。
本公开实施例的技术方案是这样实现的：
本公开实施例提供了一种半导体结构，所述半导体结构包括：重布线结构；所述重布线结构包括至少一层重布线层；其中，每层所述重布线层包括：第一线路和第二线路；所述第一线路和所述第二线路具有相同的延伸方向，且所述第二线路结合于所述第一线路的平行于所述延伸方向的至少一侧；所述第二线路中包括至少一个孔隙结构。
上述方案中，所述孔隙结构沿所述延伸方向延伸，且贯穿所述第二线路。
上述方案中，每条所述第二线路中，所述孔隙结构的数量大于等于3个，且小于等于5个。
上述方案中，所述重布线层的宽度大于等于5微米，且小于等于50微米；在所述重布线层的交叉点，所述孔隙结构的宽度大于等于5微米；在所述重布线层的交叉点以外，所述孔隙结构的宽度大于等于1微米，且小于等于5微米；所述交叉点为所述重布线层中任意两条线路交叉的位置。
上述方案中，所述第一线路的厚度大于等于2微米，且小于等于5微米。
上述方案中，所述半导体结构还包括：第一介质层；所述第一介质层上形成有第一凹孔；所述第二线路形成于所述第一凹孔中。
上述方案中，所述第一介质层的厚度大于等于4微米，且小于等于6微米。
上述方案中，所述重布线结构还包括：重布线通孔和层间介质层；每层所述重布线层通过所述重布线通孔电连接到另一层所述重布线层；所述层间介质层覆盖至少一层所述重布线层和所述重布线通孔。
上述方案中，所述重布线层的图案包括：接地图案、电源图案和信号图案。
上述方案中，半导体结构还包括：硅通孔结构；所述硅通孔结构位于基板之中；所述硅通孔结构电连接至少一层所述重布线层。
本公开实施例还提供了一种半导体结构的形成方法，所述方法包括：提供基底；在所述基底上形成重布线层；所述重布线层包括：第一线路和第二线路；所述第一线路和所述第二线路具有相同的延伸方向，且所述第二线路结合于所述第一线路的平行于所述延伸方向的至少一侧；所述第二线路中包括至少一个孔隙结构。
上述方案中，形成所述重布线层的方法包括：在所述基底上沉积第一介质层；在所述第一介质层上形成第一凹孔；在所述第一凹孔中沉积形成所述重布线层。
上述方案中，所述在所述第一凹孔中沉积形成所述重布线层，包括：沉积导电材料；所述导电材料覆盖所述第一介质层，且填充所述第一凹孔；对所述导电材料进行回刻，在对应于所述第一凹孔的所述导电材料处形成第二凹孔；在所述第二凹孔的顶部形成扩口；在所述扩口处沉积所述导电材料，封闭所述第二凹孔，形成所述孔隙结构，从而形成所述第二线路。
上述方案中，所述在所述第一凹孔中沉积形成所述重布线层，包括：附着于所述第一凹孔的底部和侧壁，沉积导电材料，直至所述导电材料的顶部封闭，从而形成包括所述孔隙结构的所述第二线路。
上述方案中，在形成所述第二线路之后，形成所述重布线层的方法还包括：继续沉积所述导电材料，形成所述第一线路，从而形成所述重布线层。
由此可见，本公开实施例提供了一种半导体结构及其形成方法，半导体结构包括：重布线结构；重布线结构包括至少一层重布线层。其中，每层重布线层包括：第一线路和第二线路。第一线路和第二线路具有相同的延伸方向，且第二线路结合于第一线路的平行于延伸方向的至少一侧。第二线路中包括至少一个孔隙结构。一方面，由于电流的热效应，重布线层在传输电信号的过程中会产生热量。而通过孔隙结构，重布线层可以将所产生的热量散发到的空气中，这样，提高了重布线层的散热性能。另一方面，重布线层包括了第一线路和第二线路。相比于单层的线路结构，本公开实施例提供的重布线层，其导电面积更大，因而，具有更低的阻抗，即具有更好的导电性。这样，能够降低重布线层在传输电信号过程中的发热，并减小电信号在降低重布线层中的传输损耗（即降低IR降）。综上，本公开实施例能够提高芯片整体的热性能，减少性能退化。
附图说明
图1为本公开实施例提供的半导体结构的示意图一；
图2为本公开实施例提供的半导体结构的示意图二；
图3为本公开实施例提供的半导体结构的示意图三；
图4为本公开实施例提供的半导体结构的示意图四；
图5为本公开实施例提供的半导体结构的示意图五；
图6为本公开实施例提供的半导体结构的示意图六；
图7为本公开实施例提供的半导体结构的示意图七；
图8为本公开实施例提供的半导体结构的形成方法的流程示意图一；
图9为本公开实施例提供的半导体结构的形成方法的流程示意图二；
图10为本公开实施例提供的半导体结构的形成方法的流程示意图三；
图11为本公开实施例提供的半导体结构的形成方法的流程示意图四；
图12为本公开实施例提供的半导体结构的形成方法的效果示意图一；
图13为本公开实施例提供的半导体结构的形成方法的效果示意图二；
图14为本公开实施例提供的半导体结构的形成方法的效果示意图三；
图15为本公开实施例提供的半导体结构的形成方法的效果示意图四；
图16为本公开实施例提供的半导体结构的形成方法的效果示意图五；
图17为本公开实施例提供的半导体结构的形成方法的效果示意图六。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
图1为本公开实施例提供的半导体结构的一个可选的示意图，可应用于集成电路封装领域。参考图1，半导体结构中包括了重布线结构；重布线结构充当芯粒（chiplet）、基板（substrate）和电路板（Circuit Board）之间的互连结构。重布线结构包括了至少一层重布线层（RDL）；其中，至少一层重布线层各自具有不同的功能，例如，传输信号、连接电源或者接地端。至少一层重布线层上还连接了嵌入式电感器（embedded inductor）和硅电容（silicon capacitor）等器件。电路板上还连接了电压调节器（VRM）和低频电容（Lowfrequency capacitor）等器件。
图1示出的半导体结构中集成了多个芯粒，这些芯粒可用于存储（memory）或者逻辑运算（logic），也就是说，将不同功能的芯粒集成封装，从而，实现更好的性能和更低的功耗。
需要说明的是，在本公开中，“晶圆”与“基板”意指任何具一暴露面，可在其上沉积材料并制作例如本发明实施例所示的集成电路的结构物。需了解的是“基板”通常包含半导体晶圆。工艺中所称的“晶圆”与“基板”，可为包含制作于其上的材料层的半导体结构物。“晶圆”与“基板”两者都包含已掺杂或未掺杂的半导体、具有衬底或绝缘体支撑的外延半导体层，以及其他本领域技术人员所熟知的半导体结构。
图2为本公开实施例中的重布线层的一个可选的结构示意图，如图2所示，每层重布线层20包括：第一线路201和第二线路202。第一线路201和第二线路202具有相同的延伸方向L，且第二线路202结合于第一线路201的平行于延伸方向L的至少一侧。第二线路202中包括至少一个孔隙结构30。
本公开实施例中，重布线层20设置于基底10上。基底10包括半导体材料，基底10可由选自于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的族群中的至少一种半导体材料形成。基底10内形成有功能元器件（图中未示出），并通过互连导电层50，向外引出。在本公开实施例中以基底10是硅基底为例进行说明。
本公开实施例中，重布线层20的材料包括金属材料，例如，铝、铝合金、铜或铜合金。
本公开实施例中，参考图2，第一线路201和第二线路202以虚线划分。第一线路201和第二线路202结合为一体，其结合面（虚线所围成的面）平行于延伸方向L。
本公开实施例中，参考图2，第二线路202中包括了至少一个孔隙结构30。孔隙结构30为中空的结构，其中填充了空气。也就是说，重布线层20可以通过孔隙结构30与空气形成接触。
可以理解的是，一方面，由于电流的热效应，重布线层20在传输电信号的过程中会产生热量。而通过孔隙结构30，重布线层20可以将所产生的热量散发到的空气中，这样，提高了重布线层20的散热性能。另一方面，重布线层20包括了第一线路201和第二线路202。相比于单层的线路结构，重布线层20的导电面积更大，因而，重布线层20具有更低的阻抗，即重布线层20具有更好的导电性。这样，能够降低重布线层20在传输电信号过程中的发热，并减小电信号在降低重布线层20中的传输损耗（即降低IR降）。综上，本公开实施例能够提高芯片整体的热性能，减少性能退化。
图3为本公开实施例中的重布线层的另一个可选的结构示意图。
在本公开的一些实施例中，参考图2或图3，孔隙结构30沿延伸方向L延伸，且贯穿第二线路202。这样，孔隙结构30内能够形成贯通的空间，实现了在延伸方向L上的空间最大化，从而能够进一步提高重布线层20的散热性能。
在本公开的一些实施例中，参考图3，半导体结构还包括：第一介质层40。第一介质层40位于基底10的顶部。第一介质层40的材料包括正硅酸乙酯（TEOS）。
图4和图5分别为图3中局部结构的示意图。结合图3、图4和图5，第一介质层40上形成有第一凹孔401；第二线路202形成于第一凹孔401中。
需要说明的是，孔隙结构的数量可以根据需要进行调整。图3和图5示例出了孔隙结构30的数量为3个的情况，并非是对本公开实施例的限制。在本公开的一些实施例中，每条第二线路中，孔隙结构的数量大于等于3个，且小于等于5个。
本公开实施例中，图4示例出的第一凹孔401的截面为梯形，即第一凹孔401的下底面比其开口处更窄，这样，更有利于形成第二线路中的孔隙结构。
在本公开的一些实施例中，参考图5，重布线层20的宽度w1大于等于5微米，且小于等于50微米。孔隙结构30的宽度w2大于等于1微米，且小于等于5微米。在半导体结构中，重布线层20中可以包括多个孔隙结构30，例如2个、3个、5个，这样，在重布线层20的交叉点形成连续的孔隙区域。重布线层20的交叉点孔隙区域的宽度，大于交叉点以外孔隙结构30的宽度w2，并且可以小于等于重布线层20的宽度w1，这样，能够保证散热效率和导电性之间的平衡。重布线层20的交叉点孔隙区域的宽度，可以大于等于5微米，例如，10微米、15微米；而在重布线层20的交叉点以外，孔隙结构30的宽度w2大于等于1微米，且小于等于5微米。其中，交叉点为重布线层20中任意两条线路交叉的位置，例如，参考图6，重布线层20中的两条线路正交交叉的位置即为交叉点。
在本公开的一些实施例中，参考图5，第一线路201的厚度d1大于等于2微米，且小于等于5微米。
在本公开的一些实施例中，参考图4，第一介质层40的厚度d3大于等于4微米，且小于等于6微米。相应的，参考图5，第二线路202的厚度d2大于等于4微米，且小于等于6微米。
本公开实施例中，参考图3或图4，第一介质层40的材料包括绝缘材料。在一些实施例中，第一介质层40的材料包括正硅酸乙酯（TEOS）。
本公开实施例中，参考图3，重布线层20和基底10之间形成有互连导电层50，重布线层20和互连导电层50电连接。互连导电层50材料包括金属材料，其可例如是铜、铝、钨或其合金。互连导电层50的形成方法包括物理气相沉积法（physical vapor deposition，PVD）、镀覆法（plating）或其组合。互连导电层50的数量可依需求来调整。互连导电层50与基底10中的元件（图3未示出）电连接，从而，重布线层20与基底10中的元件形成电连接。
在本公开的一些实施例中，图2或图3示出的重布线层构成了电源供给网络（PowerDelivery Network，PDN）。也就是说，构成电源供给网络的重布线层，其包括：第一线路和第二线路；第一线路和第二线路具有相同的延伸方向，且第二线路结合于第一线路的平行于延伸方向的至少一侧；第二线路中包括至少一个孔隙结构。
需要说明的是，在CoWoS（Chip-on-Wafer-on-Substrate）设计中，PDN和DTC（DeepTrench Capacitor，深沟道电容器）是提高性能和信噪比的关键因素。
在本公开的一些实施例中，电源供给网络在基底上的投影为网格状。图6示出了电源供给网络在基底上的投影，如图6所示，电源供给网络60由重布线层20构成。重布线层20中包括了孔隙结构30，孔隙结构30沿重布线层20的延伸方向而延伸。
继续参考图6，重布线层20正交交叉排布，构成了网格状的电源供给网络60。重布线层20中相互交叉的两条线路，在其交叉点相互电连接；相应的，相互交叉的两个孔隙结构30，在其交叉点相互连通。其中，重布线层20的宽度大于等于5微米，且小于等于50微米。在重布线层20中的交叉点，孔隙结构30的宽度大于等于5微米，也就是说，孔隙结构30在其连通处的宽度大于等于5微米。在重布线层20中的交叉点以外区域，孔隙结构30的宽度大于等于1微米，且小于等于5微米。
可以理解的是，由于电源供给网络用于传输电源信号，即用于传输功率较高的信号，因此，电源供给网络更容易发热，且容易产生更大的IR降（即电压降）。从而，电源供给网络需要更好的热性能，以及，需要更低的阻抗来减小IR降。
本公开实施例提供的重布线层，能够通过孔隙结构，将所产生的热量散发到的空气中，从而具有更好的散热性能；同时，本公开实施例提供的重布线层，相比于单层的线路结构，具有更大的导电面积，从而具有更低的阻抗。因此，由上述重布线层构成的电源供给网络，具有更好的热性能和更低的阻抗。从而，本公开实施例能够提高芯片整体的热性能，减少性能退化。
在本公开的一些实施例中，如图7所示，重布线结构50还包括：重布线通孔51和层间介质层52。每层重布线层20通过重布线通孔51电连接到另一层重布线层20。层间介质层52覆盖至少一层重布线层20和重布线通孔51。
本公开实施例中，参考图7，重布线通孔51中填充有铜、钨或多晶硅等导电材料，从而能够将两层或多层重布线层20电连接。层间介质层52，也即是第一介质层，其包括了绝缘材料，例如为正硅酸乙酯（TEOS），其覆盖至少一层重布线层20和重布线通孔51，从而能够避免短路。
在本公开的一些实施例中，重布线层的图案包括：接地图案、电源图案和信号图案。其中，重布线层的图案包括了重布线层版图中的图案。
返回参考图1，重布线层会连接芯粒和基板，以完成传输信号、连接电源或者接地等多种功能。相应的，接地图案表征对应的重布线层的功能为接地；电源图案表征对应的重布线层的功能为连接电源；信号图案表征对应的重布线层的功能为传输信号。
在本公开的一些实施例中，返回参考图1，半导体结构还包括：硅通孔结构。硅通孔结构位于基板之中。硅通孔结构电连接至少一层重布线层。硅通孔结构中填充有铜、钨或多晶硅等导电材料，从而能够电连接至少一层重布线层。通过硅通孔结构，重布线层能够电连接至基板和电路板。
图8是本公开实施例提供的半导体结构的形成方法的一个可选的流程示意图，将结合图8示出的步骤进行说明。
需要说明的是，图12至图17均为各步骤中半导体结构的示意图，用于描述以及清晰地示意出半导体结构形成方法的步骤，其中，图12至图17均为剖视图。
S101、提供基底。
本公开实施例中，参考图12，基底10包括半导体材料，基底10可由选自于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的族群中的至少一种半导体材料形成。基底10内形成有功能元器件（图中未示出），并通过互连导电层50，向外引出。在本公开实施例中以基底是硅基底为例进行说明。
S102、在基底上形成重布线层；重布线层包括：第一线路和第二线路；第一线路和第二线路具有相同的延伸方向，且第二线路结合于第一线路的平行于延伸方向的至少一侧；第二线路中包括至少一个孔隙结构。
本公开实施例中，参考图17，重布线层20的材料包括金属材料，例如，铝、铝合金、铜或铜合金。第二线路202中包括了至少一个孔隙结构30。孔隙结构30为中空的结构，其中填充了空气。也就是说，重布线层20可以通过孔隙结构30与空气形成接触。
可以理解的是，一方面，由于电流的热效应，重布线层20在传输电信号的过程中会产生热量。而通过孔隙结构30，重布线层20可以将所产生的热量散发到的空气中，这样，提高了重布线层20的散热性能。另一方面，重布线层20包括了第一线路201和第二线路202。相比于单层的线路结构，重布线层20的导电面积更大，因而，重布线层20具有更低的阻抗，即重布线层20具有更好的导电性。这样，能够降低重布线层20在传输电信号过程中的发热，并减小电信号在降低重布线层20中的传输损耗（即降低IR降）。综上，本公开实施例能够提高芯片整体的热性能，减少性能退化。
在本公开的一些实施例中，孔隙结构沿延伸方向延伸，且贯穿第二线路。这样，孔隙结构内能够形成贯通的空间，实现了在延伸方向上的空间最大化，从而能够进一步提高重布线层的。
在本公开的一些实施例中，可以通过图9示出的S201~S203来实现图8示出的S102，将结合各步骤进行说明。
S201、在基底上沉积第一介质层。
本公开实施例中，参考图12，在基底10上沉积了第一介质层40。第一介质层40的材料包括绝缘材料。在一些实施例中，第一介质层40的材料包括正硅酸乙酯（TEOS）。第一介质层40的厚度大于等于4微米，且小于等于6微米。
参考图12，第一介质层40中还包括了第二介质层402，第二介质层402的截面呈波浪状。第二介质层402材料包括绝缘材料。在一些实施例中，第二介质层402材料包括氮化硅（SiN）。第二介质层402的厚度大于等于0.5微米，小于等于0.7微米。
参考图12，基底10内互连导电层50将基底10中的元件（图3未示出）和重布线结构进行电连接。互连导电层50材料包括金属材料，其可例如是铜、铝、钨或其合金。互连导电层50的形成方法包括物理气相沉积法（physical vapor deposition，PVD）、镀覆法（plating）或其组合。互连导电层50的数量可依需求来调整。
S202、在第一介质层上形成第一凹孔。
本公开实施例中，结合图12和图13，在形成了第一介质层40之后，可以对第一介质层40进行刻蚀，从而在第一介质层40上形成第一凹孔401。
本公开实施例中，图13示例出的第一凹孔401的截面为梯形，即第一凹孔401的下底面比其开口处更窄。这样，在第一凹孔401内沉积导电材料时，更有利于在顶面形成密封，进而在内部形成孔隙，进而形成第二线路中的孔隙结构。
S203、在第一凹孔中沉积形成重布线层。
本公开实施例中，在形成了图13示出的第一凹孔401之后，可以在第一凹孔401中沉积形成重布线层。
如图17所示，所形成的重布线层20包括了第一线路201和第二线路202。第一线路201位于第二线路202的上方。第一线路201和第二线路202具有相同的延伸方向，且第二线路202结合于第一线路201的平行于延伸方向的一侧。孔隙结构30为中空的结构，其中填充了空气。也就是说，重布线层20可以通过孔隙结构30与空气形成接触。
在本公开的一些实施例中，参考图17，重布线层20的宽度大于等于5微米，且小于等于50微米。在重布线层20的交叉点，孔隙结构30的宽度大于等于5微米。在重布线层20的交叉点以外，孔隙结构30的宽度大于等于1微米，且小于等于5微米。其中，交叉点为重布线层20中任意两条线路交叉的位置，例如，参考图6，重布线层20中的两条线路正交交叉的位置即为交叉点。
在本公开的一些实施例中，参考图17，第一线路201的厚度大于等于2微米，且小于等于5微米。
可以理解的是，通过形成第二凹孔，并将第二凹孔封闭，形成了包含孔隙结构的重布线层。通过孔隙结构，重布线层可以将所产生的热量散发到的空气中，这样，提高了重布线层的散热性能。同时，重布线层包括了第一线路和第二线路。相比于单层的线路结构，本公开实施例所形成的重布线层，其导电面积更大，因而，具有更低的阻抗，也即具有更好的导电性。这样，能够降低重布线层在传输电信号过程中的发热，并减小电信号在降低重布线层中的传输损耗（即降低IR降）。综上，本公开实施例能够提高芯片整体的热性能，减少性能退化。
在本公开的一些实施例中，可以通过图10示出的S204~S207来实现图9示出的S203，将结合各步骤进行说明。
S204、沉积导电材料；导电材料覆盖第一介质层，且填充第一凹孔。
本公开实施例中，结合图13和图14，在形成了第一凹孔401之后，可以沉积导电材料21。导电材料21覆盖第一介质层40，且填充第一凹孔401。导电材料21可以包括：铝、铝合金、铜或铜合金。
S205、对导电材料进行回刻，在对应于第一凹孔的导电材料处形成第二凹孔。
本公开实施例中，结合图14和图15，在沉积了导电材料21之后，可以对导电材料21进行回刻，形成第二凹孔211。其中，第二凹孔211形成于图13示出的第一凹孔401的对应位置，即第二凹孔211形成于第一凹孔401之内。
S206、在第二凹孔的顶部形成扩口。
如图15所示，经过回刻而形成的第二凹孔211，其顶部的开口较小，不易进行后续工艺，因此，需要先在第二凹孔211的顶部形成扩口。
本公开实施例中，结合图15和图16，在第二凹孔211的顶部形成了扩口，将第二凹孔211顶部的开口扩大。
S207、在扩口处沉积导电材料，封闭第二凹孔，形成孔隙结构，从而形成第二线路。
本公开实施例中，结合图16和图17，在第二凹孔211的顶部形成扩口之后，可以在扩口处沉积导电材料21，封闭第二凹孔211，形成孔隙结构30，则包围孔隙结构30的部分导电材料21即形成了第二线路202。
在本公开的另一些实施例中，还可以通过图11示出的S208来实现图9示出的S203，将结合各步骤进行说明。
S208、附着于第一凹孔的底部和侧壁，沉积导电材料，直至导电材料的顶部封闭，从而形成包括孔隙结构的第二线路。
本公开实施例中，结合图13和图17，在形成了第一凹孔401之后，可以附着于第一凹孔401的底部和侧壁，沉积导电材料。导电材料可以包括：铝、铝合金、铜或铜合金。由于第一凹孔401截面为梯形，即第一凹孔401的下底面比其开口处更窄，这样，在沉积导电材料的过程中，导电材料的顶部可以逐渐封闭而在自身内部形成孔隙结构30，从而形成了第二线路202。
在本公开的一些实施例中，图10示出的S207和图11示出的S208之后，还包括S209，将结合各步骤进行说明。
S209、继续沉积导电材料，形成第一线路，从而形成重布线层。
本公开实施例中，参考图17，在形成了第二线路202之后，可以继续沉积导电材料，形成第一线路201，从而形成重布线层20。
继续参考图17，第一线路201位于第二线路202的上方。第一线路201和第二线路202具有相同的延伸方向，且第二线路202结合于第一线路201的平行于延伸方向的一侧。孔隙结构30为中空的结构，其中填充了空气。也就是说，重布线层20可以通过孔隙结构30与空气形成接触。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种半导体结构，其特征在于，所述半导体结构包括：重布线结构；
所述重布线结构包括至少一层重布线层；
其中，每层所述重布线层包括：第一线路和第二线路；所述第一线路和所述第二线路具有相同的延伸方向，且所述第二线路结合于所述第一线路的平行于所述延伸方向的至少一侧；所述第二线路中包括至少一个孔隙结构。
2.根据权利要求1所述的半导体结构，其特征在于，
所述孔隙结构沿所述延伸方向延伸，且贯穿所述第二线路。
3.根据权利要求2所述的半导体结构，其特征在于，每条所述第二线路中，所述孔隙结构的数量大于等于3个，且小于等于5个。
4.根据权利要求1所述的半导体结构，其特征在于，所述重布线层的宽度大于等于5微米，且小于等于50微米；
在所述重布线层的交叉点，所述孔隙结构的宽度大于等于5微米；在所述重布线层的交叉点以外，所述孔隙结构的宽度大于等于1微米，且小于等于5微米；所述交叉点为所述重布线层中任意两条线路交叉的位置。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一线路的厚度大于等于2微米，且小于等于5微米。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第一介质层；
所述第一介质层上形成有第一凹孔；所述第二线路形成于所述第一凹孔中。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一介质层的厚度大于等于4微米，且小于等于6微米。
8.根据权利要求1所述的半导体结构，其特征在于，所述重布线结构还包括：重布线通孔和层间介质层；
每层所述重布线层通过所述重布线通孔电连接到另一层所述重布线层；
所述层间介质层覆盖至少一层所述重布线层和所述重布线通孔。
9.根据权利要求1所述的半导体结构，其特征在于，所述重布线层的图案包括：接地图案、电源图案和信号图案。
10.根据权利要求1所述的半导体结构，其特征在于，半导体结构还包括：硅通孔结构；
所述硅通孔结构位于基板之中；所述硅通孔结构电连接至少一层所述重布线层。
11.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供基底；
在所述基底上形成重布线层；所述重布线层包括：第一线路和第二线路；所述第一线路和所述第二线路具有相同的延伸方向，且所述第二线路结合于所述第一线路的平行于所述延伸方向的至少一侧；所述第二线路中包括至少一个孔隙结构。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成所述重布线层的方法包括：
在所述基底上沉积第一介质层；
在所述第一介质层上形成第一凹孔；
在所述第一凹孔中沉积形成所述重布线层。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述在所述第一凹孔中沉积形成所述重布线层，包括：
沉积导电材料；所述导电材料覆盖所述第一介质层，且填充所述第一凹孔；
对所述导电材料进行回刻，在对应于所述第一凹孔的所述导电材料处形成第二凹孔；
在所述第二凹孔的顶部形成扩口；
在所述扩口处沉积所述导电材料，封闭所述第二凹孔，形成所述孔隙结构，从而形成所述第二线路。
14.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述在所述第一凹孔中沉积形成所述重布线层，包括：
附着于所述第一凹孔的底部和侧壁，沉积导电材料，直至所述导电材料的顶部封闭，从而形成包括所述孔隙结构的所述第二线路。
15.根据权利要求13或14所述的半导体结构的形成方法，其特征在于，在形成所述第二线路之后，形成所述重布线层的方法还包括：
继续沉积所述导电材料，形成所述第一线路，从而形成所述重布线层。
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Citations (6)
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|---|---|---|---|---|
| US20020011349A1 (en) * | 2000-05-15 | 2002-01-31 | Hans Kragl | Circuit board and method of manufacturing a circuit board |
| CN105990312A (zh) * | 2015-03-20 | 2016-10-05 | 联发科技股份有限公司 | 半导体器件及其晶圆级封装 |
| CN107731761A (zh) * | 2017-09-30 | 2018-02-23 | 睿力集成电路有限公司 | 底部半导体封装件及其制造方法 |
| CN110828372A (zh) * | 2019-11-11 | 2020-02-21 | 武汉新芯集成电路制造有限公司 | 金属引线、半导体器件及其制作方法 |
| US20210398908A1 (en) * | 2020-06-18 | 2021-12-23 | Samsung Electronics Co., Ltd. | Semiconductor package including a trench in a passivation layer |
| CN114050144A (zh) * | 2021-10-22 | 2022-02-15 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020011349A1 (en) * | 2000-05-15 | 2002-01-31 | Hans Kragl | Circuit board and method of manufacturing a circuit board |
| CN105990312A (zh) * | 2015-03-20 | 2016-10-05 | 联发科技股份有限公司 | 半导体器件及其晶圆级封装 |
| CN107731761A (zh) * | 2017-09-30 | 2018-02-23 | 睿力集成电路有限公司 | 底部半导体封装件及其制造方法 |
| CN110828372A (zh) * | 2019-11-11 | 2020-02-21 | 武汉新芯集成电路制造有限公司 | 金属引线、半导体器件及其制作方法 |
| US20210398908A1 (en) * | 2020-06-18 | 2021-12-23 | Samsung Electronics Co., Ltd. | Semiconductor package including a trench in a passivation layer |
| CN114050144A (zh) * | 2021-10-22 | 2022-02-15 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
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