CN110121766B - 在混合键合半导体器件中形成引线的方法 - Google Patents

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Abstract

公开了混合键合半导体结构和形成混合键合半导体结构的方法的实施例。该方法可以包括提供衬底和在衬底上形成基底电介质层。该方法还包括在基底电介质层中形成第一和第二导电结构以及设置交替电介质层堆叠层。设置交替电介质层堆叠层包括在基底电介质层和第一、第二导电结构上设置第一电介质层、以及依序设置第二、第三和第四电介质层。该方法还包括使交替电介质层堆叠层平坦化并蚀刻交替电介质层堆叠层以使用针对第一、第二、第三和第四电介质层中的每者的预设蚀刻速率来形成第一和第二开口。继续蚀刻直到第一和第二导电结构的至少部分被暴露。该方法还包括在第一和第二开口中形成导电材料以形成引线。

Description

在混合键合半导体器件中形成引线的方法
相关申请的交叉引用
本申请要求2017年8月24日提交的中国专利申请No.201710732727.2的优先权，其全部内容通过引用并入本文中。
技术领域
本公开总体上涉及半导体技术领域，并且尤其涉及用于形成三维(3D)存储器件的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。三维(3D)存储架构可以解决平面存储单元中的密度限制。
发明内容
本公开中描述了具有引线结构的混合键合半导体结构及其形成方法的实施例。
在一些实施例中，描述了一种用于提高混合键合晶圆结构中的金属引线的可靠性的方法。该方法包括提供衬底并在衬底的顶表面上形成基底电介质层。基底电介质层覆盖衬底的顶表面。该方法还包括在基底电介质层中形成金属导电结构。该方法还包括在基底电介质层上和嵌入式导电结构上形成交替电介质层堆叠层。形成交替电介质层堆叠层包括交替地形成两个氮化硅层和两个氧化硅层。该方法还包括在交替电介质层堆叠层上执行平坦化工艺，以及使用针对氮化硅和氧化硅层的相应预设蚀刻速率来形成金属引线沟槽。金属引线沟槽暴露金属导电结构的顶表面的至少部分。该方法还包括利用导电材料填充金属引线沟槽以形成金属引线。
在一些实施例中，使用化学气相沉积(CVD)工艺形成基底电介质层。在一些实施例中，使用CVD工艺形成交替氮化硅和氧化硅层。
在一些实施例中，形成导电结构包括根据电路布局设计在基底电介质层中蚀刻金属引线沟槽。在一些实施例中，沟槽填充有导电材料，该导电材料溢出到基底电介质层的顶表面上。去除导电材料的溢出部分，使得填充的导电材料的顶表面与基底电介质层的顶表面共面。
在一些实施例中，形成交替电介质层堆叠层包括在基底电介质层的顶表面上形成第一氮化硅层，并且第一氮化硅层覆盖基底电介质层的顶表面。形成第一氧化硅层并且第一氧化硅层覆盖第一氮化硅层的顶表面，而在第一氧化硅层的顶表面上形成第二氮化硅层并且第二氮化硅层覆盖第一氧化硅层的顶表面。形成第二氧化硅层并且第二氧化硅层覆盖第二氮化硅层的顶表面。
在一些实施例中，金属引线沟槽的宽度小于导电结构的宽度。
在一些实施例中，使用铜形成导电结构，并且形成金属引线包括将铜设置到金属引线沟槽中。
在一些实施例中，通过将金属材料设置到金属引线沟槽中来形成金属引线包括设置填充沟槽并溢出到交替电介质层堆叠层的顶表面上的金属材料。去除金属材料的溢出部分，使得填充的金属材料的顶表面与交替电介质层堆叠层的顶表面共面。
根据本公开的详细说明、权利要求书和附图，本领域技术人员可以理解本公开的其它方面。
附图说明
附图被并入本文中并构成说明书的一部分，其例示了本公开的实施例，并且与详细说明一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够制作及使用本公开。
图1示出了根据本公开的一些实施例的具有电介质层和用于形成引线结构的嵌入式导电结构的半导体晶圆；
图2-13示出了根据一些实施例的用于形成具有改进的引线结构的混合键合结构的示例性制造工艺；
图14-15示出根据本公开的一些实施例的用于形成具有改进的引线结构的混合键合结构的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或过孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”(例如NAND存储器串)的区域)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”表示标称地垂直于衬底的横向表面。
引线是形成在半导体器件中的导线，其用于将两个器件部件电连接在一起。例如，形成在半导体晶圆中的引线可以包括电气地和物理地接触嵌入在半导体晶圆内的导电结构的一端，而引线的相对端与半导体晶圆的顶表面共面并且可以电连接到随后形成的器件部件。引线可以竖直延伸穿过电介质材料层，并且引线的一端可以被电介质层包围并被暴露以用于随后连接到其它器件。多个晶圆可以使用各种键合技术接合在一起，并且来自每个晶圆的引线可以被电连接以提供器件或晶圆之间的电连接。
混合键合(也称为“金属/电介质混合键合”)是直接晶圆键合技术，其在不使用中间层(例如，焊料或粘合剂)的情况下在晶圆表面之间形成化学键合。混合键合工艺在键合的晶圆之间形成金属-金属键合和电介质-电介质键合。平滑且平坦的接触表面对于实现具有强键合强度的混合键合结构是至关重要的，因为晶圆之间的间隙或碎片可能导致化学键合失效，这又降低了器件产量和可靠性。因此，在混合键合工艺期间要接合在一起的晶圆表面通常被平面化以实现平滑和平坦的接触表面。通常使用化学机械抛光(CMP)工艺来平坦化晶圆表面。然而，在半导体晶圆上形成的电介质层可能具有不均匀的膜厚度，并且CMP工艺可能不会产生足够均匀且平坦的接触表面。因此，电介质层的不均匀性可能在引线形成期间引起电介质材料的欠蚀刻和/或过蚀刻，这又导致低的器件良率和/或器件故障。例如，电介质材料的欠蚀刻可能导致电路断路，而电介质材料的过蚀刻可能导致导电结构的不成熟和过度暴露，并且在蚀刻工艺期间的离子轰击可能损坏导电结构的表面。在电介质材料的欠蚀刻和过蚀刻这两种情况下，在混合键合的晶圆中可能发生电连接故障。
根据本公开的各种实施例提供用于在混合键合的半导体晶圆中形成高良率引线结构的制造方法。在一些实施例中，混合键合的半导体晶圆可以用于形成三维(3D)存储器件。交替电介质层堆叠层和电介质材料的不同蚀刻速率结合在引线结构中，以减少非均匀电介质层的影响。具体地，交替电介质层堆叠层可以包括使用第一电介质材料形成的至少两个电介质层和使用第二电介质材料形成的两个电介质层。用于交替电介质层堆叠层中的电介质层的预设蚀刻速率在蚀刻工艺的一个或多个步骤期间是不同的或相同的。在使用预设蚀刻速率蚀刻穿过交替电介质层堆叠层之后，可以减少电介质层的欠蚀刻和过蚀刻效应，并且实现引线的可靠电连接。因此，所公开的方法可以显著提高器件良率和可靠性并降低成本。应当注意，本公开中描述的方法和结构也可以用于任何适合的半导体结构，例如，用于连接来自不同层的器件部件的半导体互连结构。
图1示出了根据一些实施例的具有电介质层和用于形成引线结构的嵌入式导电结构的半导体晶圆100。半导体晶圆100包括衬底102、基底电介质层104、形成在基底电介质层104上的第一电介质层106、形成在第一电介质层106上的第二电介质层108。在一些实施例中，第一电介质层106可以使用氮化硅材料来形成。在一些实施例中，第二电介质层108可以使用氧化硅材料来形成。第一和第二导电结构112和122嵌入在基底电介质层104中。基底电介质层104可以使用任何适合的电介质材料来形成，所述电介质材料例如氧化硅、氮化硅、氮氧化硅和/或其它适合的电介质材料。第一和第二引线沟槽110和120延伸穿过第一和第二电介质层106和108，并分别暴露第一和第二导电结构112和122的部分。第一和第二电介质层106和108在形成第一和第二引线沟槽110和120的蚀刻工艺期间可以具有不同的蚀刻速率。例如，根据一些实施例，第二电介质层108的蚀刻速率可以是第一电介质层106的蚀刻速率的约五倍。在一些实施例中，第二电介质层108的蚀刻速率可以是第一电介质层106的蚀刻速率的5-10倍之间。在一些实施例中，第一和第二电介质层106和108之间的蚀刻选择性可以大于10。在半导体晶圆100中可以包括其它结构，并且这里为简单起见而未示出。应注意，图1中所示的元件是出于说明性目的，并且可能未按比例绘制。
第一和第二电介质层106和108可以通过依序地设置相应的电介质材料来形成。例如，可以在基底电介质层104的顶表面上设置氮化硅层，并且依序地在氮化硅层的顶表面上设置氧化硅层。然而，第一和第二电介质层106和108可以具有不均匀的厚度和/或表面平坦度。例如，可以通过测量位于第一电介质层106的顶表面上的各个点与位于第二电介质层108的顶表面101上的对应点之间的间隔来示出第一电介质层106的平坦度。如图1所示，在第一电介质层106的顶表面和第二电介质层108的顶表面101之间的最远间隔处测量最大间隔D11，而在两个表面之间的最近间隔处测量最小间隔D12。在一些实施例中，D11可以是大约
Figure BDA0002109405300000061
并且D12可以是大约
Figure BDA0002109405300000062
第一电介质层106可以使用氮化硅形成，并且具有大约
Figure BDA0002109405300000071
的厚度。在一些实施例中，第一电介质层106的蚀刻速率可以为大约
Figure BDA0002109405300000072
并且第二电介质层108的蚀刻速率可以为大约
Figure BDA0002109405300000073
在一些实施例中，第一电介质层106的蚀刻速率可以在大约
Figure BDA0002109405300000074
至大约
Figure BDA0002109405300000075
Figure BDA0002109405300000076
之间。例如，第一电介质层106的蚀刻速率可以为大约
Figure BDA0002109405300000077
在一些实施例中，第二电介质层108的蚀刻速率可以在大约
Figure BDA0002109405300000078
至大约
Figure BDA0002109405300000079
之间。例如，第二电介质层108的蚀刻速率可以为大约
Figure BDA00021094053000000710
Figure BDA00021094053000000711
为了形成引线结构，通过图案化并蚀刻电介质层并且随后通过导电材料填充沟槽而在第一和第二电介质层106和108中形成第一和第二引线沟槽110和120。在一些实施例中，蚀刻工艺可以通过任何适合的蚀刻工艺来执行，所述蚀刻工艺例如等离子体蚀刻工艺、湿化学蚀刻工艺、其它适合的蚀刻工艺和/或其组合。然而，由于第一和第二电介质层106和108的不均匀性，可能发生电介质层的欠蚀刻和/或过蚀刻，这可能导致下面的第一和第二导电结构112和/或122的过度暴露，如下面详细解释的。
为了例示的目的，形成第一和第二引线沟槽110和120的蚀刻工艺可以分成三个蚀刻步骤。在第一蚀刻步骤中，在深度为D12的第二电介质层108中蚀刻开口。由于蚀刻工艺仅在第一蚀刻步骤期间蚀刻第二电介质层108，因此蚀刻深度在第一和第二引线沟槽110和120之间基本相似。在第二蚀刻步骤中，已经开始在第一引线沟槽110中蚀刻第一电介质层106，而在第二引线沟槽120中，剩余的第二电介质层108正被蚀刻，直到暴露下面的第一电介质层106。因此，第二蚀刻步骤的持续时间由第二引线沟槽120中的剩余第二电介质层108的深度和蚀刻速率来确定。如图1所示，剩余第二电介质层108的深度等于
Figure BDA00021094053000000712
基于第二电介质层108的大约
Figure BDA00021094053000000713
的蚀刻速率，可以确定第二蚀刻工艺持续大约800秒(由
Figure BDA00021094053000000714
来确定)的时间段。在第二蚀刻步骤期间，第一电介质层106也被蚀刻800秒，具有蚀刻深度
Figure BDA00021094053000000715
在第二蚀刻步骤之后，第一引线沟槽110中的剩余第一电介质层106具有
Figure BDA00021094053000000716
的深度(由
Figure BDA00021094053000000717
来确定)。由于当第一电介质层106暴露在第二引线沟槽120中时第二蚀刻步骤停止，因此第二引线沟槽120中的第一电介质层106的剩余厚度等于第一电介质层106的厚度，其为大约
Figure BDA0002109405300000081
因此，在第二蚀刻步骤结束时，保留在第一和第二引线沟槽110和120中的第一电介质层106的部分分别为
Figure BDA0002109405300000082
和
Figure BDA0002109405300000083
在第三蚀刻步骤中，使用基本相似的蚀刻速率(例如，
Figure BDA0002109405300000084
)去除第一和第二引线沟槽110和120中的第一电介质层106的剩余部分。在从第一引线沟槽110去除第一电介质层106的部分(具有大约
Figure BDA0002109405300000085
的深度)以暴露下面的第一导电结构112的部分之后，具有大约
Figure BDA0002109405300000086
的深度的第一电介质层106的部分保留在第二引线沟槽120中。因此，第三蚀刻步骤继续，直到第一电介质层106从第二引线沟槽120完全去除，使得第二导电结构122的顶表面的至少部分被暴露。然而，在去除第二引线沟槽120中的第一电介质层106的
Figure BDA0002109405300000087
的该工艺期间，已暴露的第一导电结构112上的漫长的蚀刻工艺可能引起不希望的效果。如果使用等离子体蚀刻工艺，则等离子体蚀刻工艺中的离子将继续轰击第一导电结构112的暴露部分，这可能导致高的表面粗糙度，这又使得随后形成的引线中可能有电路断路和/或高接触电阻。类似地，如果使用湿化学蚀刻工艺，则化学溶液中的化学物质将继续蚀刻掉第一导电结构112的暴露表面，这也导致高的表面粗糙度。因此，需要缩短第一导电结构112在去除电介质材料以暴露第二导电结构122的蚀刻工艺下被暴露的时间。
图2-13示出了根据一些实施例的用于形成具有改进的引线结构的混合键合结构的示例性制造工艺。具体而言，图2-5示出了用于在基底电介质层中形成导电结构的示例性制造方法，图6-11示出了用于在交替电介质层堆叠层中形成引线沟槽的示例性制造方法，以及图12-13示出了根据一些实施例的在引线沟槽中形成引线结构。图14-15描述了示出用于形成具有改进的引线结构的混合键合结构的示例性方法的流程图。为简单起见，图2-13是参考图14-15中所述的方法来描述的。基于本文公开的内容，图14的方法1400中的操作可以以不同的顺序执行和/或可以变化。其它操作可以包括在方法1400中，并且为了简单起见未示出。
如图2和图14所示，根据一些实施例，方法1400从操作1410开始，提供衬底202并在衬底202的顶表面上形成基底电介质层204。在一些实施例中，衬底202可以包括用于形成三维存储结构的任何适合的材料。在一些实施例中，衬底202可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓、任何适合的III-V化合物材料、和/或其组合。可以使用任何适合的电介质材料形成基底电介质层204，所述材料例如氧化硅、氮化硅、氮氧化硅和/或其它适合的电介质材料。基底电介质层204的沉积可以包括任何适合的方法，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)和/或其组合。
如图3-5所示，根据一些实施例，方法1400继续操作1420，在基底电介质层中形成导电结构。图3示出了根据一些实施例的在基底电介质层中形成沟槽之后的部分制造的半导体晶圆200。如图3所示，第一和第二沟槽312和322形成在基底电介质层204中。第一和第二沟槽312和322的宽度可以确定随后形成的导电结构的宽度。可以通过基于印刷在光刻掩模上的电路布局设计在基底电介质层204中蚀刻沟槽来形成第一和第二沟槽312和322。可以通过在基底电介质层204之上形成掩模层并使用例如光刻工艺图案化掩模来形成第一和第二沟槽312和322，以形成与图案化的掩模层中的沟槽对应的开口。可以执行适合的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，以去除由开口暴露的基底电介质层204的部分，直到达到标称沟槽深度。蚀刻工艺可以是等离子体工艺，例如使用基于氧的等离子体的反应离子蚀刻(RIE)工艺。在一些实施例中，RIE蚀刻工艺可以包括蚀刻剂气体，例如，CF4、SF6、CHF3和/或其它适合的气体。许多其它蚀刻方法也可以是适合的。在形成第一和第二沟槽312和322之后，可以去除掩模层。
图4示出了根据一些实施例的在沟槽被填充有导电材料之后的部分制造的半导体晶圆200。如图4所示，导电层412设置为填充第一和第二沟槽312和322。在一些实施例中，在完全填充第一和第二沟槽312和322之后，导电层412溢出到基底电介质层204的顶表面上。可以使用任何适合的导电材料形成导电层412，所述导电材料例如钨、铝、银、铜和/或它们的组合。导电层412可以包括通过一种或多种薄膜沉积工艺设置的导体材料，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成导电层412的制造方法还可以包括光刻、CMP、湿法/干法蚀刻或其任何组合。
图5示出了根据一些实施例的在平坦化工艺之后的部分制造的半导体晶圆200。如图5所示，导电层412被减薄并平坦化，使得第一和第二导电结构512和522形成在基底电介质层204中。减薄工艺可以包括任何适合的蚀刻工艺，例如，等离子体蚀刻工艺、湿化学蚀刻工艺和/或其组合。在一些实施例中，平坦化工艺可以用于使导电层412减薄和平坦化，使得在平坦化之后，剩余导电层412形成第一和第二导电结构512和522，且第一和第二导电结构512和522的顶表面与基底电介质层204的顶表面共面。
如图6和图14所示，根据一些实施例，方法1400继续操作1430，在基底电介质层的顶表面上形成交替电介质层堆叠层。图6示出了半导体晶圆600，其具有交替电介质层堆叠层和用于形成引线结构的嵌入式导电结构。半导体晶圆600包括衬底602、基底电介质层604和形成在基底电介质层604上的交替电介质层堆叠层605。交替电介质层堆叠层605可以包括第一电介质层606、第二电介质层608、第三电介质层610和第四电介质层612。在一些实施例中，第一电介质层606和第三电介质层610可以使用氮化硅材料形成并且具有类似的蚀刻速率。在一些实施例中，第二电介质层608和第四电介质层612可以使用氧化硅材料形成并且具有相似的蚀刻速率。第一和第二导电结构621和622嵌入在基底电介质层604中。在一些实施例中，取决于器件设计和需要，交替电介质层堆叠层605还可以包括其它电介质层。
可以通过交替地设置相应的电介质材料来形成第一至第四电介质层606至612。例如，氮化硅层可以设置在基底电介质层604的顶表面上以形成第一电介质层606。氧化硅层可以依序设置在第一电介质层606的顶表面上以形成第二电介质层608。类似地，可以在第二电介质层608的顶表面上设置另一氮化硅层以形成第三电介质层610。此外，可以在第三电介质层610的顶表面上设置另一个氧化硅层以形成第四电介质层612。然而，设置的电介质层可以具有不均匀的厚度和/或表面平坦度。例如，可以通过测量位于第三电介质层610的顶表面上的各个点与位于第四电介质层612的顶表面601上的对应点之间的间隔来例示第三电介质层610的平坦度。作为示例，相应的最大和最小间隔D61和D62类似于先前在图1中描述的D11和D12。例如，D61可以是大约
Figure BDA0002109405300000101
并且D62可以是大约
Figure BDA0002109405300000102
仅出于例示的目的，交替电介质层堆叠层605的每个电介质层具有大约
Figure BDA0002109405300000103
Figure BDA0002109405300000111
的厚度。在一些实施例中，交替电介质层堆叠层605的每个电介质层可以具有在大约
Figure BDA0002109405300000112
和大约
Figure BDA0002109405300000113
之间的厚度。例如，氮化硅电介质层可以是大约
Figure BDA0002109405300000114
在一些实施例中，氧化物电介质层可以在大约
Figure BDA0002109405300000115
和
Figure BDA0002109405300000116
之间。例如，氧化物电介质层可以是大约
Figure BDA0002109405300000117
在一些实施例中，交替电介质层堆叠层605的电介质层可以具有任何其它适合的厚度，这取决于器件设计、需要和制造变化。此外，氮化硅和氧化硅电介质层可以具有相同或不同的预设蚀刻速率，以实现相似或不同的蚀刻选择性。例如，氮化硅蚀刻速率可以是大约
Figure BDA0002109405300000118
并且氧化硅蚀刻速率可以是大约
Figure BDA0002109405300000119
在一些实施例中，氮化硅和氧化硅蚀刻速率可以被调节为大约相同(例如，大约
Figure BDA00021094053000001110
)。
根据一些实施例，方法1400继续操作1440，使交替电介质层堆叠层的顶表面平坦化。在一些实施例中，平坦化工艺可以是CMP工艺。
根据一些实施例，方法1400继续操作1450，使用预设蚀刻速率蚀刻穿过交替电介质层堆叠层以形成引线开口并暴露导电结构的顶表面的至少部分。为了形成引线结构，通过图案化并蚀刻电介质层来形成穿过交替电介质层堆叠层605的第一和第二引线沟槽，并且随后通过导电材料填充沟槽。如下面参考图7-11进一步说明的那样，交替电介质层堆叠层605和预设蚀刻速率的并入可以减小电介质膜不均匀性的影响并减小电介质层的欠蚀刻和/或过蚀刻。结果，可以使下面的导电结构的过度暴露最小化，这又改善了器件良率和可靠性。为了说明的目的，在半导体晶圆600中形成引线沟槽的方法1400的操作1450中的蚀刻工艺可以分成五个蚀刻步骤，分别在图7-11中并参考图15来描述。
如图7和图15所示，根据一些实施例，方法1400继续操作1451，其中第一蚀刻步骤包括在第四电介质层612中形成第一开口710和第二开口720，直到第三电介质层610暴露在第一开口710中。在一些实施例中，可以形成更多的开口，并且为了简单起见未示出。在一些实施例中，第一和第二开口710和720可以是引线沟槽。在一些实施例中，第一和第二开口710和720可以是用于形成互连结构的开口。在一些实施例中，膜的平坦度变化可能导致晶圆上的高度变化。例如，类似于图1中描述的深度D11和D12，深度D71和D72可以分别为大约
Figure BDA00021094053000001111
和
Figure BDA00021094053000001112
由于蚀刻工艺仅在第一蚀刻步骤期间蚀刻第四电介质层612，所以开口的蚀刻深度在第一开口710和第二开口720之间基本相似。可以使用包括图案化和蚀刻工艺的适合的工艺形成第一和第二开口。图案化工艺可以包括形成覆盖在第四电介质层612之上的光致抗蚀剂层、将光致抗蚀剂层暴露于图案、执行曝光后烘烤工艺、以及使光致抗蚀剂层显影以形成包括抗蚀剂的掩模元件。掩模元件可以保护第四电介质层612的区域，而蚀刻工艺用于去除电介质材料并在第四电介质层和下面的层中形成开口。蚀刻工艺可以是反应离子蚀刻(RIE)工艺和/或其它适合的工艺。根据一些实施例，蚀刻工艺可以继续直到第三电介质层610被暴露出来。如图7所示，由于膜的不均匀性，第三电介质层暴露在第一开口710中，但它仍然被掩埋在第二开口720中的第四电介质层612下方。在一些实施例中，第四电介质层612的保留在第二开口720中的第三电介质层610之上的部分可以具有深度
Figure BDA0002109405300000121
Figure BDA0002109405300000122
如图8和图15所示，根据一些实施例，方法1400继续操作1452，其中第二蚀刻步骤包括进一步蚀刻交替电介质层堆叠层605以增加第一和第二开口710和720的深度，直到第三电介质层610暴露在第二开口720中。在第二蚀刻步骤中，已经开始在第一开口710中蚀刻第三电介质层610，而在第二开口720中，剩余的第四电介质层612被蚀刻，直到暴露下面的第三电介质层610。因此，第二蚀刻步骤的持续时间由第二开口720中的剩余第四电介质层612的深度和蚀刻速率来确定。如上所述，剩余的第四电介质层612具有大约
Figure BDA0002109405300000123
的深度。在一些实施例中，可以使用氧化硅形成第四电介质层612。在第二蚀刻步骤期间，可以将预设蚀刻速率设置为不同材料之间的高蚀刻选择性，例如，可以为第四电介质层612设置用于氧化硅材料的高蚀刻速率(例如，
Figure BDA0002109405300000124
)并且可以为第三电介质层610设置用于氮化硅材料的低蚀刻速率(例如，
Figure BDA0002109405300000125
)。因此，基于第四电介质层612的大约
Figure BDA0002109405300000126
的蚀刻速率，可以确定第二蚀刻工艺持续大约800秒的时段(由
Figure BDA0002109405300000127
来确定)。在第二蚀刻步骤期间，第三电介质层610也被蚀刻800秒，在第一开口710中具有蚀刻深度
Figure BDA0002109405300000128
在第二蚀刻步骤之后，第一开口710中的剩余第三电介质层610具有
Figure BDA0002109405300000129
的剩余厚度(由膜厚度减去蚀刻厚度来确定，例如，
Figure BDA00021094053000001210
)。由于当第三电介质层610在第二开口720中暴露时第二蚀刻步骤停止，因此第二开口720中的第三电介质层610的剩余厚度等于第三电介质层610的厚度。因此，在第二蚀刻步骤结束时，第三电介质层610的保留在第一和第二开口710和720中的部分分别为
Figure BDA0002109405300000131
和
Figure BDA0002109405300000132
如图9和图15所示，根据一些实施例，方法1400继续操作1453，其中第三蚀刻步骤包括进一步蚀刻交替电介质层堆叠层605以增加第一和第二开口710和720的深度，直到第一电介质层606暴露在第一开口710中。在第三蚀刻步骤中，去除第一和第二开口710和720中的第三电介质层610的剩余部分，并且蚀刻工艺继续蚀刻两个开口中的第二电介质层608。在第三蚀刻步骤期间，可以将预设蚀刻速率设置为不同材料之间的低蚀刻选择性，例如，可以对第二和第三电介质层608和610使用基本相同的蚀刻速率(例如，
Figure BDA0002109405300000133
)。结果，通过调整蚀刻工艺的适合的蚀刻参数，开口710和720的相应蚀刻深度D91和D92在第三蚀刻步骤期间可以基本相同。例如，可以调节等离子体功率、蚀刻剂气体类型和/或气体流速、腔室压力、处理温度和任何其它适合的蚀刻参数，以实现不同电介质材料的类似蚀刻速率。继续第三蚀刻步骤，直到第一电介质层606暴露在第一开口710中。因此，在第一开口710中去除的电介质材料可以包括第三电介质层610的剩余的
Figure BDA0002109405300000134
和第二电介质层608的整个厚度(例如，
Figure BDA0002109405300000135
)，导致蚀刻深度D91大约为
Figure BDA0002109405300000136
由于类似的蚀刻速率而导致第二开口720的D92可以基本上类似于D91，因此D92也可以是大约
Figure BDA0002109405300000137
由于第三电介质层610具有大约
Figure BDA0002109405300000138
的厚度，因此，在第三蚀刻步骤之后，第一电介质层606暴露在第一开口710中，而第二电介质层608的大约
Figure BDA0002109405300000139
保留在第二开口720中的第一电介质层606之上。
如图10和图15所示，根据一些实施例，方法1400继续操作1454，其中第四蚀刻步骤包括进一步蚀刻交替电介质层堆叠层605以增加第一和第二开口710和720的深度，直到第一电介质层606暴露在第二开口720中。当在第四蚀刻步骤期间去除第二开口720中的剩余第二电介质层608时，第二开口720中的蚀刻深度D1001可以是大约
Figure BDA00021094053000001310
在第四蚀刻步骤期间，可以将预设蚀刻速率设置为不同材料之间的高蚀刻选择性，例如，可以为第二电介质层608设置用于氧化硅材料的高蚀刻速率(例如，
Figure BDA00021094053000001311
)并且可以为第一电介质层606设置用于氮化硅材料的低蚀刻速率(例如，
Figure BDA0002109405300000141
Figure BDA0002109405300000142
)。因此，基于第二电介质层608的大约
Figure BDA0002109405300000143
的蚀刻速率，可以确定第四蚀刻工艺持续大约160秒的时段(由
Figure BDA0002109405300000144
来确定)。在第四蚀刻步骤期间，第一电介质层606被蚀刻160秒，在第一开口710中达到
Figure BDA0002109405300000145
Figure BDA0002109405300000146
的蚀刻深度。第四蚀刻步骤继续直到第一电介质层606暴露在第二开口720中。因此，在第四蚀刻步骤之后，第一和第二开口中的剩余第一电介质层606的厚度差可以仅为
Figure BDA0002109405300000147
与先前在图1中描述的第一和第二引线沟槽110和120中的剩余第一电介质层106的
Figure BDA0002109405300000148
的厚度差相比，厚度差已经显著减小。在第四蚀刻步骤之后，第一和第二开口710和720中的第一电介质层606的剩余厚度分别为
Figure BDA0002109405300000149
(例如，原始膜厚度
Figure BDA00021094053000001410
减去D1002的
Figure BDA00021094053000001411
)和
Figure BDA00021094053000001412
(例如，
Figure BDA00021094053000001413
的原始膜厚度)。
如图11和图15所示，根据一些实施例，方法1400继续操作1455，其中第五蚀刻步骤包括进一步蚀刻交替电介质层堆叠层605以增加第一和第二开口710和720的深度，直到两个下面的导电结构都被暴露。在第五蚀刻步骤中，使用基本相似的蚀刻速率(例如，
Figure BDA00021094053000001414
)去除第一和第二开口中的第一电介质层606的剩余部分。在从第一开口710去除第一电介质层606的部分(大约
Figure BDA00021094053000001415
的深度)以暴露下面的第一导电结构621的部分之后，第一电介质层606的具有仅大约
Figure BDA00021094053000001416
的深度的部分保留在第二开口720中。第五蚀刻步骤继续，直到第一电介质层606从第二开口720完全去除，使得第二导电结构622的顶表面的至少部分被暴露。去除第二开口720中的剩余第一电介质层606的持续时间可以通过将剩余厚度
Figure BDA00021094053000001417
除以第一电介质层606的蚀刻速率
Figure BDA00021094053000001418
来确定，从而产生大约1000秒的持续时间。类似地，从第一开口710去除剩余的第一电介质层606的持续时间可以通过将剩余厚度
Figure BDA00021094053000001419
除以
Figure BDA00021094053000001420
的相同蚀刻速率来确定，从而导致大约840秒的持续时间。因此，在已经从第一开口710去除第一电介质层606之后，暴露的下面的导电结构612将继续在蚀刻工艺下持续附加的160秒(1000s-840s)，直到第一电介质层606在第二开口中被完全去除且下面的导电结构622被暴露。与先前在图1中描述的半导体结构相比，其中第一导电结构112暴露于蚀刻工艺持续大约800秒，在图10中描述的工艺中的大约160秒的显著减少的暴露时间可以减少或消除施加在暴露的第一导电结构621上的不期望的效果。减少的暴露时间可以减少表面粗糙度和污染，这又可以消除电路断路并降低随后形成的引线的接触电阻。
如图12所示，根据一些实施例，方法1400继续操作1460，其中利用导电材料填充第一和第二开口。如图12所示，导电层1202设置为填充第一和第二开口710和720。在一些实施例中，在完全填充第一和第二开口710和720之后，导电层1202溢出到第四电介质层612的顶表面上。可以使用任何适合的导电材料形成导电层1202，所述材料例如钨、铝、银、铜和/或其组合。导电层1202可以包括通过一种或多种薄膜沉积工艺设置的导体材料，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成导电层1202的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或其任何组合。
如图13所示，根据一些实施例，方法1400继续步骤1470，其中将设置的导电材料平坦化以形成引线。可以使导电层1202减薄并平坦化，使得所形成的开口内设置的导电材料与第四电介质层612的顶表面共面。在平坦化工艺之后，在第一和第二开口710和720中形成相应的第一和第二引线1312和1322。减薄工艺可以包括任何适合的蚀刻工艺，例如等离子体蚀刻工艺、湿化学蚀刻工艺和/或其组合。在一些实施例中，平坦化工艺可以用于使导电层1202减薄并平坦化，使得在平坦化之后，所形成的第一和第二引线1312和1322与第四电介质层612的顶表面是共面的。在形成第一和第二引线1312和1322之后，半导体晶圆600可以与一个或多个其它半导体晶圆混合键合，其中导电结构和电介质结构可以分别键合在一起。为简单起见，未示出混合键合工艺和其它半导体晶圆。
使用本公开中描述的方法形成的混合键合半导体晶圆可以用于形成3D存储器件。交替电介质层堆叠层和电介质材料的不同蚀刻速率用于形成引线结构，以减小非均匀电介质层的影响。具体地，交替电介质层堆叠层可以包括具有第一蚀刻速率的至少两个电介质层和具有第二蚀刻速率的至少两个其它电介质层，其中第一和第二蚀刻速率可以彼此不同。在蚀刻工艺的一个或多个步骤期间，可以将第一和第二蚀刻速率调节为彼此相似。在使用预设蚀刻速率蚀刻穿过交替电介质层堆叠层之后，可以减少电介质层的欠蚀刻和过蚀刻效应，并且实现引线的可靠电连接。因此，所公开的方法可以显著提高器件良率和可靠性并降低成本。
在一些实施例中，公开了一种用于在半导体结构中形成引线的方法。该方法包括提供衬底、以及在衬底上形成基底电介质层。该方法还包括在基底电介质层中形成第一和第二导电结构、以及设置交替电介质层堆叠层。设置交替电介质层堆叠层包括在基底电介质层以及第一和第二导电结构上设置第一电介质层、以及依序设置第二、第三和第四电介质层。该方法还包括使所设置的交替电介质层堆叠层平坦化并通过使用针对第一、第二、第三和第四电介质层中的每者的预设蚀刻速率来蚀刻交替电介质层而形成第一和第二开口。形成第一和第二开口继续，直到第一和第二导电结构的至少部分被暴露。该方法还包括在第一和第二开口中形成导电材料以形成引线。
在一些实施例中，一种用于形成半导体结构的方法包括在衬底上形成基底电介质层以及在基底电介质层中形成第一和第二导电结构。该方法还包括在基底电介质层以及第一和第二导电结构上设置第一电介质层。该方法还包括依序设置第二、第三和第四电介质层。该方法还包括：通过在第一和第二开口中使用第一蚀刻选择性蚀刻第四电介质层来形成第一和第二开口；在第一和第二开口中使用第二蚀刻选择性分别蚀刻第一和第二开口中的第三和第四电介质层；在第一和第二开口中使用第一蚀刻选择性蚀刻第一和第二开口中的第二和第三电介质层；在第一和第二开口中使用第二蚀刻选择性蚀刻第一开口中的第一电介质层和第二开口中的第二电介质层；以及在第一和第二开口中使用第一蚀刻选择性蚀刻第一和第二开口中的第一电介质层。该方法还包括在第一和第二开口中形成导电材料。
在一些实施例中，一种用于形成半导体结构的方法包括在衬底上形成基底电介质层以及在基底电介质层中形成第一和第二导电结构。该方法还包括在基底电介质层以及第一和第二导电结构上设置第一电介质层。该方法还包括依序设置第二、第三和第四电介质层。该方法还包括：通过在第一和第二开口中使用相同的预设蚀刻速率蚀刻第四电介质层来形成第一和第二开口；分别在第一和第二开口中使用不同的预设蚀刻速率蚀刻第一和第二开口中的第三和第四电介质层；在第一和第二开口中使用相同的预设蚀刻速率蚀刻第一和第二开口中的第二和第三电介质层；在第一开口和第二开口中使用不同蚀刻速率蚀刻第一开口中的第一电介质层和第二开口中的第二电介质层；以及在第一和第二开口中使用相同的预设蚀刻速率蚀刻第一和第二开口中的第一电介质层，以暴露第一和第二导电结构的部分。该方法还包括在第一和第二开口中以及在第一和第二导电结构的暴露部分上形成导电材料以形成引线。
在一些实施例中，引线半导体结构包括衬底和衬底上的基底电介质层。引线半导体结构还包括基底电介质层中的多个导电结构和交替电介质层堆叠层，其具有交替地形成在基底电介质层上的至少两个氧化硅层和两个氮化硅层。引线半导体结构还包括形成在交替电介质层堆叠层中的多个引线，其中每个引线与多个导电结构中的导电结构接触并电连接。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (23)

1.一种用于在半导体结构中形成引线的方法，所述方法包括：
在衬底上形成基底电介质层；
在所述基底电介质层中形成第一导电结构和第二导电结构；
设置交替电介质层堆叠层，包括：
在所述基底电介质层以及所述第一导电结构和所述第二导电结构上设置第一电介质层；以及
依序地设置第二电介质层、第三电介质层和第四电介质层；
使所设置的交替电介质层堆叠层平坦化；
使用针对所述第一电介质层、所述第二电介质层、所述第三电介质层和所述第四电介质层中的每者的预设蚀刻速率在所述交替电介质层堆叠层中形成第一开口和第二开口，其中，形成所述第一开口和所述第二开口继续进行，直到所述第一导电结构和所述第二导电结构的至少部分被暴露；以及
在所述第一开口和所述第二开口中设置导电材料以形成引线。
2.如权利要求1所述的方法，其中，设置所述第一电介质层和所述第三电介质层包括使用化学气相沉积(CVD)工艺设置氮化硅层。
3.如权利要求1或2中任一项所述的方法，其中，设置所述第二电介质层和所述第四电介质层包括使用CVD工艺设置氧化硅层。
4.如权利要求1所述的方法，其中，形成所述基底电介质层包括使用CVD工艺设置电介质材料。
5.如权利要求1所述的方法，其中，形成所述第一导电结构和所述第二导电结构包括：
基于电路布局设计在所述基底电介质层中蚀刻出沟槽；
将导电材料设置到所述沟槽中和所述基底电介质层上；以及
去除设置在所述基底电介质层上的所述导电材料，使得所述沟槽中的所述导电材料的顶表面与所述基底电介质层的顶表面共面。
6.如权利要求1所述的方法，其中，设置所述交替电介质层堆叠层还包括：
在所述第一电介质层的顶表面上设置所述第二电介质层；
在所述第二电介质层的顶表面上设置所述第三电介质层；以及
在所述第三电介质层的顶表面上设置所述第四电介质层。
7.如权利要求1所述的方法，其中，设置所述第一电介质层和所述第三电介质层包括设置氮化硅。
8.如权利要求1所述的方法，其中，设置所述第二电介质层和所述第四电介质层包括设置氧化硅。
9.如权利要求1所述的方法，其中，所述预设蚀刻速率在所述蚀刻期间发生变化。
10.如权利要求1所述的方法，其中，形成所述第一开口和所述第二开口还包括：
第一蚀刻步骤，包括蚀刻所述第一开口和所述第二开口中的所述第四电介质层，其中，在所述第一蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是相同的；
第二蚀刻步骤，包括分别蚀刻所述第一开口和所述第二开口中的所述第三电介质层和所述第四电介质层，其中，在所述第二蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是不同的；
第三蚀刻步骤，包括蚀刻所述第一开口和所述第二开口中的所述第二电介质层和所述第三电介质层，其中，在所述第三蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是相同的；
第四蚀刻步骤，包括蚀刻所述第一开口中的所述第一电介质层和所述第二开口中的所述第二电介质层，其中，在所述第四蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是不同的；以及
第五蚀刻步骤，包括蚀刻所述第一开口和所述第二开口中的所述第一电介质层，其中，在所述第五蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是相同的。
11.一种用于形成半导体结构的方法，所述方法包括：
在衬底上形成基底电介质层；
在所述基底电介质层中形成第一导电结构和第二导电结构；
在所述基底电介质层以及所述第一导电结构和所述第二导电结构上设置第一电介质层；
依序设置第二电介质层、第三电介质层和第四电介质层；
通过在第一开口和第二开口中使用第一蚀刻选择性蚀刻所述第四电介质层来形成所述第一开口和所述第二开口；
在所述第一开口和所述第二开口中使用第二蚀刻选择性分别蚀刻所述第一开口和所述第二开口中的所述第三电介质层和所述第四电介质层；
在所述第一开口和所述第二开口中使用所述第一蚀刻选择性蚀刻所述第一开口和所述第二开口中的所述第二电介质层和所述第三电介质层；
在所述第一开口和所述第二开口中使用所述第二蚀刻选择性蚀刻所述第一开口中的所述第一电介质层和所述第二开口中的所述第二电介质层；
在所述第一开口和所述第二开口中使用所述第一蚀刻选择性蚀刻所述第一开口和所述第二开口中的所述第一电介质层；以及
在所述第一开口和所述第二开口中形成导电材料。
12.如权利要求11所述的方法，其中，设置所述第一电介质层和所述第三电介质层包括使用化学气相沉积(CVD)工艺设置氮化硅层。
13.如权利要求11或12中任一项所述的方法，其中，设置所述第二电介质层和所述第四电介质层包括使用CVD工艺设置氧化硅层。
14.如权利要求11所述的方法，其中，形成所述基底电介质层包括使用CVD工艺设置电介质材料。
15.如权利要求11所述的方法，其中，所述形成第一导电结构和所述第二导电结构包括：
基于电路布局设计在所述基底电介质层中蚀刻沟槽；
将导电材料设置到所述沟槽中和所述基底电介质层上；以及
去除设置在所述基底电介质层上的所述导电材料，使得所述沟槽中的所述导电材料的顶表面与所述基底电介质层的顶表面共面。
16.一种用于形成半导体结构的方法，所述方法包括：
在衬底上形成基底电介质层；
在所述基底电介质层中形成第一导电结构和第二导电结构；
在所述基底电介质层以及所述第一导电结构和所述第二导电结构上设置第一电介质层；
依序设置第二电介质层、第三电介质层和第四电介质层；
通过在第一开口和第二开口中使用相同的预设蚀刻速率蚀刻所述第四电介质层来形成所述第一开口和所述第二开口；
在所述第一开口和所述第二开口中使用不同的预设蚀刻速率分别蚀刻所述第一开口和所述第二开口中的所述第三电介质层和所述第四电介质层；
在所述第一开口和所述第二开口中使用相同的预设蚀刻速率蚀刻所述第一开口和所述第二开口中的所述第二电介质层和所述第三电介质层；
在所述第一开口和所述第二开口中使用不同的蚀刻速率蚀刻所述第一开口中的所述第一电介质层和所述第二开口中的所述第二电介质层；
在所述第一开口和所述第二开口中使用相同的预设蚀刻速率蚀刻所述第一开口和所述第二开口中的所述第一电介质层，以暴露所述第一导电结构和所述第二导电结构的部分；以及
在所述第一开口和所述第二开口中以及在所述第一导电结构和所述第二导电结构的暴露部分上形成导电材料以形成引线。
17.如权利要求16所述的方法，其中，设置所述第一电介质层和所述第三电介质层包括使用化学气相沉积(CVD)工艺设置氮化硅层。
18.如权利要求16或17中任一项所述的方法，其中，设置所述第二电介质层和所述第四电介质层包括使用CVD工艺设置氧化硅层。
19.如权利要求16所述的方法，其中，形成所述基底电介质层包括使用CVD工艺设置电介质材料。
20.如权利要求16所述的方法，其中，形成所述第一导电结构和所述第二导电结构包括：
基于电路布局设计在所述基底电介质层中蚀刻沟槽；
将导电材料设置到所述沟槽中和所述基底电介质层上；以及
去除设置在所述基底电介质层上的所述导电材料，使得所述沟槽中的所述导电材料的顶表面与所述基底电介质层的顶表面共面。
21.一种引线半导体结构，包括：
衬底；
所述衬底上的基底电介质层；
所述基底电介质层中的多个导电结构；
交替电介质层堆叠层，包括交替形成在所述基底电介质层上的至少两个氧化硅层和两个氮化硅层；以及
多个引线，形成在所述交替电介质层堆叠层中，其中，每个引线与所述多个导电结构中的导电结构接触并电连接；其中
所述多个引线是通过使用针对所述两个氧化硅层、所述两个氮化硅层中的每者的预设蚀刻速率在所述交替电介质层堆叠层中形成多个开口并将导电材料设置在所述多个开口中而形成的。
22.如权利要求21所述的引线半导体结构，其中，所述多个导电结构和所述多个引线包括铜。
23.如权利要求21或22中任一项所述的引线半导体结构，其中，所述多个引线的顶表面与所述交替电介质层堆叠层的顶表面共面。
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