KR100620159B1 - 반도체 소자 제조시 금속간 인터커넥션 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조시 금속 배선 형성 공정에 관한 것이다. 즉, 본 발명은 반도체 소자 제조공정 중 금속 인터커넥션 형성방법에 있어서, 하부 금속 배선과 상부 금속 배선을 먼저 형성하고 인터커넥션을 그 이후에 형성함으로써, 인터커넥션과 하부 오버랩이 "0"이하여도 가능하며, 인터커넥션용 콘텍 플러그와 상부 금속 배선과 오버랩이 불정렬 마진만큼만 되어도 된다.

Description

반도체 소자 제조시 금속간 인터커넥션 형성방법{METHOD FOR FORMING INTERCONNECTION BETWEEN METAL LINES IN SEMICONDUCTOR DEVICE FABRICATION PROCESS}
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자 제조시 금속간 인터커넥션 형성 방법을 도시한 공정 수순도.
본 발명은 반도체 소자 금속 배선 방법에 관한 것으로, 특히 반도체 소자 제조시 금속간 인터커넥션(Interconnection) 형성 방법에 관한 것이다.
반도체 소자 제조시의 금속 배선은 하부 배선을 완료하고 상부 배선과 연결하기 위한 인터커넥션용 콘텍 플러그(Contact plug)를 형성한 다음 상부 배선을 완성하는 것이 지금까지의 일반적인 방법이었으며, 콘텍과 하부 배선 혹은 콘텍 플러그와 상부 배선의 오버랩(Overlap)에 대한 디자인 룰(Design rule)은 제로(zero) 이상이었다.
그러나 상기한 바와 같은 종래 하부 금속 배선과 상부 금속 배선간 인터커넥션 형성 디자인 룰 하에서의 콘텍 플러그와 하부 배선 혹은 콘텍 플러그와 상부 배 선의 금속 배선 형성방법은 나노기술(Nano-technology) 실현에 있어 많은 제약을 일으키게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 소자 제조시 하부 금속 배선과 상부 금속 배선간 인터커넥션의 불정렬을 최소화시키는 금속간 인터커넥션 형성 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자 제조시 금속간 인터커넥션 형성 방법에 있어서, (a)반도체 소자 기판에 하부 금속 배선을 형성하는 단계와; (b)상기 하부 금속 배선위에 평탄화 절연막을 적층시킨 후 평탄화 시키는 단계와; (c)상기 평탄화 절연막을 패터닝한 후 상부 배선 두께만큼 소정의 깊이까지 건식 식각시키는 단계와; (d)상기 식각된 위치에 상부 금속 배선을 형성시키는 단계와; (e)상기 하부 금속 배선과 상부 금속 배선을 인터커넥션 시키는 인터커넥션용 콘텍 플러그가 형성될 위치의 상기 평탄화 절연막을 상기 하부 금속 배선이 노출될 때까지 건식식각시키는 단계와; (f)상기 식각된 위치에 인터커넥션용 콘텍 물질을 충진(Gap fill)하여 상기 하부 금속 배선과 상부 금속 배선을 인터커넥션시키는 단계;를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 금속 인터커넥션 형성 방법을 도시한 공정 수순도이다. 이하 상기 도 1a 내지 도 1c를 참조하여 본 발명의 금속 인터커넥션 형성 방법을 상세히 설명한다.
먼저 도 1a에서와 같이 하부 금속 배선(1)을 형성하고 평탄화 절연막(2)을 두껍게 적층시킨다. 이어 CMP(Chemical Mechanical Polishing)를 수행하여 평탄화를 수행하고, 상부 금속 배선용 감광막(Photoresist)을 패터닝(Patterning)시킨 후, 노출된 평탄화 절연막을 상부 배선 두께만큼 소정의 깊이까지 건식 식각으로 제거시킨다.
이어 도 1b에서와 같이 종래 일반적인 방식과는 달리 하부 금속배선(1)과 상부 금속 배선(4)을 먼저 형성하고 그 이후에 인터커넥션을 하기 위하여 인터커넥션용 감광막 패터닝(5)을 수행한 후, 하부 금속 배선이 노출될 때까지 건식식각시킨다.
그런 후, 도 1c에서와 같이 인터커넥션용 감광막 패턴(5)을 제거시킨다. 그리고 그 상부에 CVD(Chemical Vapor Deposition) 타이타늄(TiN) 또는 탄탈륨(TaN)을 콘텍 홀내에 매립하고 에치백(Etch-back) 혹은 CMP하여 인터커넥션용 플러그(Plug)(6)를 완성하여 하부 금속 배선(1)과 상부 금속 배선(2)을 인터커넥션시키게 된다.
즉, 상술한 바와 같이 본 발명은 하부 금속 배선과 상부 금속 배선을 먼저 형성하고 인터커넥션을 그 이후에 형성하여 인터커넥션과 하부 오버랩이 "0"이하여도 가능하며, 인터커넥션용 콘텍 플러그와 상부 금속 배선과 오버랩이 불정렬 마진만큼만 되어도 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자 제조공정 중 금속 인터커넥션 형성방법에 있어서, 하부 금속 배선과 상부 금속 배선을 먼저 형성하고 인터커넥션을 그 이후에 형성함으로써, 인터커넥션과 하부 오버랩이 "0"이하여도 가능하며, 인터커넥션용 콘텍 플러그와 상부 금속 배선과 오버랩이 불정렬 마진만큼만 되어도 되는 이점이 있다.

Claims (4)

  1. 반도체 소자 제조시 금속간 인터커넥션 형성 방법에 있어서,
    (a)반도체 소자 기판에 하부 금속 배선을 형성하는 단계와;
    (b)상기 하부 금속 배선위에 평탄화 절연막을 적층시킨 후 평탄화 시키는 단계와;
    (c)상기 평탄화 절연막을 패터닝한 후 상부 배선 두께만큼 소정의 깊이까지 건식 식각시키는 단계와;
    (d)상기 식각된 위치에 상부 금속 배선을 형성시키는 단계와;
    (e)상기 하부 금속 배선과 상부 금속 배선을 인터커넥션 시키는 인터커넥션용 콘텍 플러그가 형성될 위치의 상기 평탄화 절연막을 상기 하부 금속 배선이 노출될 때까지 건식식각시키는 단계와;
    (f)상기 식각된 위치에 인터커넥션용 콘텍 물질을 충진(Gap fill)하여 상기 하부 금속 배선과 상부 금속 배선을 인터커넥션시키는 단계;를 포함하는 것을 특징으로 하는 금속간 인터커넥션 형성 방법.
  2. 제1항에 있어서,
    상기 (f)단계는, (f1)상기 인터커넥션용 식각홀내 인터커넥션용 물질을 매립시키는 단계와;
    (f2)상기 매립된 인터커넥션용 물질을 에치백 또는 CMP수행하여 상기 하부 금속 배선과 상부 금속 배선간 인터커넥션용 플러그를 형성시키는 단계;를 포함하는 것을 특징으로 하는 금속간 인터커넥션 형성방법.
  3. 제2항에 있어서,
    상기 인터커넥션용 물질은, CVD TiN 또는 TaN 중 어느 하나의 금속 물질이 사용되는 것을 특징으로 하는 금속간 인터커넥션 형성방법.
  4. 제3항에 있어서,
    상기 인터커넥션용 물질은, 블랭킷 텅스텐이나 구리를 합성하여 사용하는 것을 특징으로 하는 금속간 인터커넥션 형성 방법.
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