CN112151672A - 积层体的制造方法 - Google Patents

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Abstract

本发明公开了一种积层体的制造方法。形成基底层。形成多层结构于基底层上，多层结构包含依序堆叠的元件层、牺牲层以及保护层。蚀刻移除多层结构的元件层、牺牲层与保护层，以形成图案化多层结构。形成第一介电质层，并且第一介电质层覆盖多层结构的侧面。研磨移除部分第一介电质层与部分保护层。蚀刻移除图案化多层结构的保护层，以显露出牺牲层。形成通孔于第一介电质层，以显露出基底层。蚀刻移除图案化多层结构的牺牲层，以形成开孔于第一介电质层，并且开孔显露出元件层的上表面。

Description

积层体的制造方法
技术领域
本发明涉及一种积层体(lamination layers)的制造方法，特别是一种半导体装置中的积层体制造方法。
背景技术
电子工业对更小更快的电子元件的需求不断增长，特别是同时能够支持更多日益复杂和精密功能的电子元件。因此，在半导体工业中持续朝着制造低成本、高性能和缩小装置尺寸的方向发展。然而，尺寸的微缩也为半导体工艺带来了更多的复杂性。因此，需要半导体工艺和技术有相应的进步才能实现半导体装置的持续发展。例如，通过改进工艺技术和电路设计，平面式存储器单元可以缩小到更小的尺寸。广泛应用的半导体装置的小型化方式为集成电路，当中各个不同层的元件堆叠成而形成积层体，并且积层体中的各层元件在垂直方向上的良好电性连接是很重要的。
关于集成电路的制造，其中一个工艺是采用化学机械研磨工艺(CMP process)移除部分电性绝缘层，以使埋设于电性绝缘层中的金属元件和/或半导体元件显露出来。一般来说，执行化学机械研磨的研磨垫会自动侦测是否已经接触到金属元件/半导体元件，进而结束化学机械研磨的工艺，这种停止研磨的方式属于利用研磨停止层(Stop on layer)来判断是否要停止研磨。然而，随着存储器单元的小型化发展，集成电路中的各层元件在水平方向上的尺寸也跟着缩小，这导致研磨垫无法感应到已经开始研磨金属元件/半导体元件，并且被研磨的金属元件/半导体元件其电性表现会变差。
发明内容
鉴于以上的问题，本发明公开了一种积层体的制造方法，有助于解决化学机械研磨工艺的研磨件会研磨金属元件/半导体元件而影响其电性的问题。
本发明所公开的一种积层体的制造方法包含：形成一基底层。形成一多层结构于基底层上，多层结构包含依序堆叠的一元件层、一牺牲层以及一保护层。蚀刻移除多层结构的元件层、牺牲层与保护层，以形成一图案化多层结构。形成一第一介电质层，并且第一介电质层覆盖多层结构的侧面。研磨移除部分第一介电质层与部分保护层。蚀刻移除图案化多层结构的保护层，以显露出牺牲层。形成一通孔于第一介电质层，以显露出基底层。蚀刻移除图案化多层结构的牺牲层，以形成一开孔于第一介电质层，并且开孔显露出元件层的上表面。
本发明所公开的另一种积层体的制造方法包含：形成一多层结构，包含依序堆叠的一元件层、一牺牲层以及一保护层。形成一介电质层，并且介电质层覆盖多层结构的侧面。通过化学机械研磨工艺移除部分介电质层与部分保护层。通过不同道湿蚀刻工艺移除牺牲层与剩余的保护层，以显露出牺牲层。
根据本发明所公开的积层体的制造方法，在元件层与保护层之间设置牺牲层。在研磨移除部分保护层之后，以蚀刻移除剩余的保护层，此时牺牲层可以保护元件层不受到损伤。于后续的工艺步骤，以蚀刻移除牺牲层而显露出元件层。借此，积层体制造方法可以分别进行研磨平坦化积层体的工艺与显露出元件层的工艺，而能防止元件层在化学机械研磨工艺中被研磨，进而确保积层体的元件层具有良好电性。
此外，在移除剩余的保护层以及牺牲层后，可让介电质层形成显露出元件层的开孔。在后续形成金属导电层的工艺中，开孔可定义出元件与金属接触的图案，使得金属导电层可自我对准(self-aligned)元件层。借此，可省去传统金属沉积技术中用于定义出元件与金属导电层接触区图案的光刻工艺，而有助于减少工艺步骤并且避免光刻工艺的覆盖误差(overlay concern)。
以上的关于本发明内容的说明及以下的实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的专利申请权利要求保护范围更进一步的解释。
附图说明
图1为根据本发明一实施例的积层体的立体图。
图2为图1的积层体的剖面图。
图3为根据本发明一实施例的多层结构的剖面图。
图4至图6为将图3的多层结构图案化的剖面图。
图7为根据本发明另一实施例的多层结构图案化的剖面图。
图8至图12为以化学机械研磨工艺移除图5中的部分多层结构的剖面图。
图13和图14为于图12的多层结构的介电质层中形成通孔的剖面图。
图15至图18为于图14的多层结构形成导电柱以及金属导电层的剖面图。
图19表示多层结构截面积占基板表面面积的比例的示意图。
其中，附图标记：
1 积层体
10 基底层
20 介电质层
21 薄膜介电质层
22 介电质层
201 顶面
210 通孔
220 开孔
30 第一辅助层
40 元件层
41 牺牲层
410 上表面
42 保护层
43 平坦化层
50 第二辅助层
60 金属导电层
70a、70b 遮罩
710a、710b 抗反射层
720a、720b 图案化光阻层
730b 介电质层
80 基板
810 上表面
ML 多层结构
LS 侧面
PP 研磨垫
具体实施方式
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域的技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求保护范围及附图，任何本领域的技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
请一并参照图1和图2。图1为根据本发明一实施例的积层体的立体图。图2为图1的积层体的剖面图。在本实施例中，积层体1包含：一基底层10、一介电质层20、一第一辅助层30、一元件层40、一第二辅助层50以及一金属导电层60。积层体1例如为集成电路的后段工艺(BEOL)所形成的电路结构，并且所述的集成电路例如为相变化存储器结构。为了方便说明，部分的介电质层20于图1中被省略绘示。
基底层10可以是金属基底层或是非金属基底层。金属基底层的材料例如是钨、铜、铝、钴或是铝铜合金。非金属基底层的材料例如是硅或是玻璃。然而，基底层10的材料并非用以限制本发明。
介电质层20设置于基底层10上。介电质层20的材料例如是氧化硅、氮化硅或是低介电系数(Low-K)材料。然而，介电质层20的材料并非用以限制本发明。
第一辅助层30设置于基底层10上。第一辅助层30例如是扩散阻障层或是粘着层。第一辅助层30的材料例如是氮化钨、钛、氮化钛、钽、氮化钽或硅化钨。然而，第一辅助层30的材料并非用以限制本发明。
元件层40设置于第一辅助层30上。元件层40可以是金属层或半导体层，例如为二极管、晶体管、金属导电柱或硅基半导体层，其中硅基半导体层可以是硅锗半导体层或碳化硅半导体层。然而，上述举例的元件层40并非用以限制本发明。
第二辅助层50例如是扩散阻障层或是粘着层，其覆盖介电质层20以及元件层400。第二辅助层50的材料例如是氮化钨、钛、氮化钛、钽、氮化钽或硅化钨。然而，第二辅助层50的材料并非用以限制本发明。
金属导电层60设置于第二辅助层50上。金属导电层60的材料例如是钨、铜、铝、钴或是铝铜合金。然而，金属导电层60的材料并非用以限制本发明。
第一辅助层30和第二辅助层50为视实际需求而可选择性设置的层。在一些实施例中，积层体不包含第一辅助层30和第二辅助层50，其中元件层40直接设置于基底层10上，并且金属导电层60直接设置于基底层10上以及介电质层20上。
以下说明图2的积层体1的制造方法。请参照图3，为根据本发明一实施例的多层结构的剖面图。首先，提供基底层10，并且于基底层10的表面上形成一多层结构ML。多层结构ML包含：依序堆叠的第一辅助层30、元件层40、一牺牲层41、一保护层42以及一硬遮罩层43。此处，硬遮罩层43为可选择性沉积的层。
牺牲层41的材料例如是氧化硅或是氮化硅，但本发明并不以此为限。保护层42的材料例如是氧化硅、氮化硅或是有机化合物，但本发明并不以此为限。硬遮罩层43的材料例如是氧化硅、氮化硅或是碳化硅，但本发明并不以此为限。
以一个具体的例子作为示例性说明，先提供一铜层作为基底层10，并且沉积多层结构ML于铜层上。于多层结构ML中，第一辅助层30为厚度20.0纳米的氮化钨层，元件层40为厚度500.0纳米的硅二极管，牺牲层41为厚度30.0纳米的氧化硅层，保护层42为厚度200.0纳米的氮化硅层，并且硬遮罩层43为厚度100.0纳米的碳化硅层。在本实施例中，第一辅助层30作为扩散阻障层，能防止基底层10的铜原子扩散到元件层40中。在一些实施例中，第一辅助层30可以选用其他材料而作为粘着层，能帮助提升元件层40与基底层10之间的结合强度。
上述多层结构ML中各层的厚度并非用以限制本发明。优选地，第一辅助层30具有10.0纳米～200.0纳米的厚度，元件层40具有30.0纳米～500.0纳米的厚度，牺牲层41具有3.0纳米～30.0纳米的厚度，保护层42具有30.0纳米～300.0纳米的厚度，并且硬遮罩层43具有5.0纳米～100.0纳米的厚度。
接着，将多层结构ML图案化，以使多层结构ML的形状符合集成电路设计的需求。请一并参照图4至图6，为将图3的多层结构图案化的剖面图。一遮罩70a形成于多层结构ML上，并一抗反射层710a以及一图案化光阻层720a。抗反射层710a设置于硬遮罩层43上，并且图案化光阻层720a设置于抗反射层710a上。图案化光阻层720a可以通过对一光阻膜进行光刻工艺而得到。此处，抗反射层710a例如为铬层，其用于增进上述光刻工艺的曝光效果，为视工艺需求而可选择性沉积的层。
多层结构ML被蚀刻，以将第一辅助层30、元件层40、牺牲层41、保护层42以及硬遮罩层43各自的一部分移除。如图5所示，先蚀刻移除部分的牺牲层41、保护层42以及硬遮罩层43，借此将图案化光阻层720a的图案转移到牺牲层41、保护层42以及硬遮罩层43，之后移除遮罩70a。如图6所示，图案化的硬遮罩层43作为蚀刻遮罩，蚀刻移除部分的第一辅助层30与元件层40。多层结构ML的图案化是可选择性添加的工艺步骤，所以本发明公开的积层体的制造方法并不限于要包含图案化工艺。
以具体的例子作为示例性说明，为了实现高深宽比，先以遮罩70a作为蚀刻遮罩，进行干蚀刻工艺(例如反应离子蚀刻)移除部分的牺牲层41、保护层42以及硬遮罩层43，并且于干蚀刻工艺结束之后使用有机溶液冲洗以清除遮罩70a。接着，以图案化后的硬遮罩层43作为蚀刻遮罩，进行另一道干蚀刻工艺移除部分的第一辅助层30与元件层40，以完成多层结构ML的图案化。
在图6中，图案化后的多层结构ML具有垂直的侧面LS，但本发明并不以此为限。在另一实施例中，图案化多层结构ML的保护层42形状为上宽下窄的梯形柱结构，使得图案化多层结构ML具有部分倾斜的侧面LS。可以通过调整工艺参数或是适当选用保护层42与硬遮罩层43的材料，使保护层42下部较容易被蚀刻而形成上宽下窄的梯形柱结构。图7为根据本发明另一实施例的多层结构图案化的剖面图，其中上宽下窄的保护层42所拥有的优点于后续进一步说明。
图8至图12为以化学机械研磨工艺移除图5中的部分多层结构的剖面图。在形成多层结构ML或是进一步将多层结构ML图案化之后，进一步形成介电质层20覆盖图案化多层结构ML的顶面与侧面LS。详细来说，先形成一薄膜介电质层21覆盖图案化的多层结构ML。接着，形成介电质层22包覆薄膜介电质层21以及多层结构ML。在本实施例中，薄膜介电质层21与介电质层22材料相同且共同构成图2中的介电质层20。介电质层20包覆多层结构ML，也就是说，多层结构ML埋设于介电质层20中。薄膜介电质层21可以保护元件层40的侧壁，因此在后续形成介电质层22的过程中可以防止元件层40受到化学反应的损伤。
在本实施例中，先形成薄膜介电质层21覆盖多层结构ML后再形成介电质层22覆盖薄膜介电质层21，借此通过薄膜介电质层21与介电质层22共同形成介电质层20，但本发明并不以此为限。在其他实施例中，可以在单一步骤中就形成介电质层20覆盖多层结构ML，也就是说形成薄膜介电质层21的步骤是可以被省略的。
接着，以化学机械研磨工艺移除硬遮罩层43、部分介电质层20与部分保护层42。介电质层20以及多层结构ML被研磨，以使多层结构ML的顶端平坦化。化学机械研磨工艺结束后，以蚀刻程序移除剩余的保护层42以显露出牺牲层41。
以具体的例子作为示例性说明，如图8和图9所示，氧化硅层(薄膜介电质层21)覆盖多层结构ML，氧化硅层(介电质层22)沉积于铜层(基底层10)上并且包覆多层结构ML。如图10所示，一研磨垫PP持续研磨氧化硅层以及多层结构ML，而使碳化硅层(硬遮罩层43)被移除，同时氧化硅层(介电质层20)以及氮化硅层(保护层42)在垂直方向上的厚度减少。在本实施例中，控制工艺时间(即研磨垫PP的研磨秒数)，而让氮化硅层在化学机械研磨工艺完成之后仍保留一定的厚度。如图11和图12所示，以湿蚀刻工艺移除剩余的氮化硅层，以显露出下方的氧化硅层(牺牲层41)；更详细而言，是以热磷酸选择性蚀刻剩余的氮化硅层。
在另一实施例中，图案化多层结构ML的保护层42具有上宽下窄的梯形柱结构。此时，在蚀刻移除保护层42时会有较大的蚀刻窗口让蚀刻液较容易流入，而有助于减少蚀刻时间以及增加蚀刻合格率。
在本实施例以及部分其他实施例中，保护层42的厚度大于等于牺牲层41的厚度。较厚的保护层42有助于防止研磨垫PP研磨掉牺牲层41而进一步磨损到元件层40。较薄的牺牲层41有利于在后续工艺中较容易的被移除。当移除剩余的保护层42时，牺牲层41能够保护元件层40。牺牲层41与保护层42可选用不同材料以使蚀刻方式具有高选择比，因此牺牲层41的厚度可以比保护层42薄。较具体地，保护层42的厚度与牺牲层41的厚度为10:1～100:1的范围。
图13和图14为于图12的多层结构的介电质层中形成通孔的剖面图。一遮罩70b形成于多层结构ML上，并且遮罩70b包含一图案化光阻层720b、一抗反射层710b以及一介电质层730b。介电质层730b设置以覆盖于牺牲层41与介电质层20，抗反射层710b设置于介电质层730b上，并且图案化光阻层720b设置于抗反射层710b上。图案化光阻层720b可以通过对一光阻膜进行光刻工艺而得到。此处，抗反射层710b例如为铬层，其用于增进上述光刻工艺的曝光效果，而为可选择性沉积的层。
介电质层20以及介电质层730b被蚀刻而图案化，借此将图案化光阻层720b的图案转移到介电质层20。介电质层20被蚀刻而形成一通孔210于介电质层20的顶面201，并且通孔210显露出基底层10。完成介电质层20的蚀刻后，移除遮罩70b。
以具体的例子作为示例性说明，为了实现高深宽比，以干蚀刻工艺对氧化硅层(介电质层20)进行图案化。于干蚀刻工艺结束之后，移除遮罩70b。在一实施例中，是以有机溶液润洗而移除遮罩70b。
图15至图18为于图14的多层结构形成导电柱以及金属导电层的剖面图。蚀刻移除牺牲层41而形成一开孔220于介电质层20内。开孔220显露出下方元件层40的一上表面410。接着，第二辅助层50形成于介电质层20的通孔210的底部与侧壁面、开孔220的底部与侧壁面以及介电质层20的顶面201，并且第二辅助层50接触元件层40以及基底层10。接着，金属导电层60沉积于通孔210、开孔220内以及介电质层20的顶面201。金属导电层60沉积于第二辅助层50上，并且金属导电层60通过第二辅助层50电性连接于基底层10以及元件层40。最后，以化学机械研磨工艺移除部分金属导电层60，以使金属导电层60平坦化。
以具体的例子作为示例性说明，如图15所示，以湿蚀刻工艺移除氧化硅层(牺牲层41)以显露出下方的硅二极管(元件层40)；更详细而言，是以氢氟酸选择性蚀刻氧化硅层。如图16所示，氮化钛层(第二辅助层50)沉积于通孔210的底部与侧壁面、开孔220的底部与侧壁面以及氧化硅层(介电质层20)的顶面201。如图17所示，以大马士革(Damascene)工艺沉积铜层(金属导电层60)于氧化硅层的顶面201以及通孔210、开孔220内，并且铜层沉积于氮化钛层上。铜层通过氮化钛层电性连接于硅二极管(元件层40)。最后如图18所示，研磨垫PP持续研磨铜层，而使部分铜层被移除，因而在垂直方向上的厚度减少。
在另一实施例中，图案化多层结构ML中的保护层42具有上宽下窄的梯形柱结构。此时，蚀刻移除牺牲层41而形成的开孔220也会具有上宽下窄的梯形形状。如此一来，当沉积金属导电层60时，反应气体能够充分流入开孔220内，而确保成膜的金属导电层60与元件层40之间会有良好的电性连接。
在本实施例中，第二辅助层50作为扩散阻障层，能防止基底层10的铜原子以及元件层40的掺杂物扩散到金属导电层60中。在一些实施例中，第二辅助层50可以选用其他材料而作为粘着层，能帮助提升基底层10与金属导电层60之间的结合强度。
此外，在本实施例中，金属导电层60是通过单一金属沉积工艺步骤形成于通孔210、开孔220内以及介电质层20的顶面201上。如图13所示，通过单一铜沉积工艺步骤形成金属导电层60，而使金属导电层60为单一材料。更具体来说，沉积于通孔210、开孔220内的部分金属导电层60与沉积于顶面201的另一部分金属导电层60之间没有存在其他界面(例如扩散阻障层或粘着层)，也就是说金属导电层60内部没有其他的金属层或非金属层。借此，有助于减少制造积层体1的工艺步骤，并且金属导电层60能拥有良好的导电性。金属导电层60的沉积可以利用物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)或原子层沉积(atomic layer deposition，ALD)等技术来达成。
图15表示多层结构截面积占基板表面面积的比例的示意图。在本实施例中，图3或图5的多层结构ML是形成于一基板80上而作为半导体元件的一部分电路结构，其中基板80例如为硅晶圆。多层结构ML形成于基板80上，并且多层结构ML的截面积与基板80的表面面积的比值小于等于0.01。详细来说，沿着图14中的XY平面定义出多层结构ML的截面，并且此截面占基板80的上表面810的比例等于1％或是少于1％。此处，假若积层体的制造方法中包含图案化多层结构ML的工艺，则多层结构ML的截面是指已经经过图案化后的多层结构ML的截面。当多层结构ML的截面积过小时，进行化学机械研磨工艺的研磨垫无法感应到已经研磨到元件层40，因此不适合采用研磨停止层结束化学机械研磨工艺。为了解决上述问题，可以在元件层40与保护层42之间设置牺牲层41，让化学机械研磨工艺能够采用设定固定工艺秒数的方式来结束化学机械研磨工艺。之后，再以蚀刻工艺移除牺牲层41与多余的保护层42以显露出元件层40。
综上所述，本发明所公开的积层体制造方法，在元件层与保护层之间设置牺牲层。在研磨移除部分保护层之后，以蚀刻移除剩余的保护层，此时牺牲层可以保护元件层不受到损伤。于后续的工艺步骤，以蚀刻移除牺牲层而显露出元件层。借此，积层体制造方法可以分别进行研磨平坦化积层体的工艺与显露出元件层的工艺，而能防止元件层在化学机械研磨工艺中被研磨，进而确保积层体的元件层具有良好电性。
此外，在移除牺牲层41后，可于介电质层20形成显露出元件层40的开孔220。在后续形成金属导电层60的工艺中，开孔220可定义出元件与金属接触的图案，使得金属导电层可自我对准元件层。借此，可省去传统金属沉积技术中用于定义出元件与金属导电层接触区图案的光刻工艺，而有助于减少工艺步骤并且避免光刻工艺的覆盖误差。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (11)

1.一种积层体的制造方法，其特征在于，该积层体的制造方法包含：
形成一基底层；
形成一多层结构于该基底层上，该多层结构包含依序堆叠的一元件层、一牺牲层以及一保护层；
蚀刻移除该多层结构的该元件层、该牺牲层与该保护层，以形成一图案化多层结构；
形成一第一介电质层，并且该第一介电质层覆盖该多层结构的一侧面；
研磨移除部分该第一介电质层与部分该保护层；
蚀刻移除该图案化多层结构的该保护层，以显露出该牺牲层；
形成一通孔于该第一介电质层，以显露出该基底层；以及
蚀刻移除该图案化多层结构的该牺牲层，以形成一开孔于该第一介电质层，并且该开孔显露出该元件层的一上表面。
2.如权利要求1所述的积层体的制造方法，其特征在于，更包含：
在形成该第一介电质层覆盖该多层结构之前，形成一薄膜介电质层覆盖该多层结构。
3.如权利要求1或2所述的积层体的制造方法，其特征在于，更包含：
通过沉积工艺形成一金属导电层于该开孔内、该通孔内以及该第一介电质层的一顶面上，并且该金属导电层电性连接于该基底层以及该元件层，其中该基底层为金属材料。
4.如权利要求3所述的积层体的制造方法，其特征在于，更包含：
在沉积该金属导电层之前，通过沉积工艺形成一辅助层于该开孔的底部与侧壁、该通孔的底部与侧壁以及该第一介电质层的该顶面上，并且该金属导电层沉积于该辅助层上。
5.如权利要求1或2所述的积层体的制造方法，其中形成该通孔于该第一介电质层包含：
形成一第二介电质层覆盖该牺牲层以及该第一介电质层；以及
图案化该第二介电质层与该第一介电质层，以形成该通孔。
6.如权利要求1所述的积层体的制造方法，其特征在于，该图案化多层结构的该保护层形状为上宽下窄的梯形柱结构。
7.如权利要求5所述的积层体的制造方法，其特征在于，该薄膜介电质层与该第一介电质层的材料相同。
8.如权利要求1所述的积层体的制造方法，其特征在于，在研磨该保护层之前，该保护层的厚度大于等于该牺牲层的厚度。
9.如权利要求8所述的积层体的制造方法，其特征在于，该保护层的厚度与该牺牲层的厚度为10:1～100:1的范围。
10.如权利要求9所述的积层体的制造方法，其中该保护层的厚度为30.0纳米～300.0纳米。
11.一种积层体的制造方法，其特征在于，该积层体的制造方法包含：
形成一多层结构，该多层结构包含依序堆叠的一元件层、一牺牲层以及一保护层；
形成一介电质层，并且该介电质层覆盖该多层结构的一侧面；
通过化学机械研磨工艺移除部分该介电质层与部分该保护层；以及
通过不同道蚀刻工艺移除剩余的该保护层与该牺牲层，以显露出该元件层。
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