CN1860595A - 等离子体刻蚀低k有机硅酸盐材料的方法 - Google Patents

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Abstract

本发明公开了一种半导体制造工艺，其中有机硅酸盐玻璃层以相对上方和/或下方介电层的选择性被等离子体刻蚀。无氧刻蚀剂气体包括氟碳反应物，氮反应物和非必要的载体气体，所述氟碳反应物和氮反应物供给至腔的流速使得氟碳反应物流速低于氮反应物流速。有机硅酸盐玻璃的刻蚀速率可比介电层高至少5倍。该工艺可用于在形成的结构如波纹结构中刻蚀0.25微米和更小的接点或通路开口。

Description

等离子体刻蚀低k有机硅酸盐材料的方法
本发明的领域
本发明涉及一种在制造集成电路时用于等离子体刻蚀有机硅酸盐玻璃的改进的方法
本发明的背景
集成电路制造通常要求刻蚀介电材料中的开口如接点，通路和沟。介电材料包括掺杂氧化硅如氟化氧化硅(FSG)，未掺杂氧化硅如二氧化硅，硅酸盐玻璃如硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG)，掺杂或未掺杂热生长氧化硅，掺杂或未掺杂TEOS沉积氧化硅，等。电介质掺杂剂包括硼，磷和/或砷。电介质可覆盖在导电或半导电层如多晶硅，金属如铝，铜，钛，钨，钼或其合金，氮化物如氮化钛，金属硅化物如硅化钛，硅化钴，硅化钨，硅化钼，等上。
用于刻蚀开口在氧化硅的各种等离子体刻蚀技术公开于U.S.Pat.Nos.5,013,398；5,013,400；5,021,121；5,022,958；5,269,879；5,529,657；5,595,627；5,611,888；和5,780,338。等离子体刻蚀可在中密度反应器如描述于’398专利的平行板等离子体反应器腔或描述于’400专利的三极管型反应器中或在高密度反应器如描述于’657专利的诱导偶联反应器中进行。刻蚀气体化学包括描述于’121和’958专利的无氧，Ar，CHF3和非必要的CF4气体混合物，描述于’879专利的无氧，含氟和氮气混合物，描述于’627专利的C4F8和CO气体混合物，描述于’400专利的氧和CF4气体混合物，描述于’657专利的氧，CF4和CH4气体混合物，和描述于’888专利的氟利昂和氖气体混合物。
U.S.Pat.No.5,736,457描述了单和双″波纹″金属化工艺。在″单波纹″方案中，通路和导体在单独的步骤中形成，其中用于导体或通路的金属化图案被刻蚀到介电层中，金属层填充到介电层中的刻蚀的凹槽或通路孔，和过量金属通过化学机械平面化(CMP)或通过向后刻蚀工艺而去除。在″双波纹″方案中，用于通路和导体的金属化图案被刻蚀在介电层中且刻蚀的凹槽和通路开口在单个金属填充和过量金属去除工艺中填充以金属。
中密度等离子体反应器在较高腔压力下存在并和离解刻蚀气体化学至不如高密度等离子体反应器的程度。例如，在中密度等离子体反应器中，刻蚀气体如C4F8如下分步离解：C4F8→C2F8→CF2→CF+F。由于这些逐渐离解，可以实现介电层的高刻蚀速率和上方层如光刻胶或在层如刻蚀停止层的低刻蚀速率。这些刻蚀速率的比率称作“刻蚀选择性比率”且可在中密度等离子体反应器中得到的高选择性比率促进接点，通路和导体图案的完全刻蚀。相反，在高密度反应器中，刻蚀气体的瞬时离解可由于遮蔽层和刻蚀停止层的较高刻蚀速率而导致低选择性比率。例如，在高密度等离子体反应器中，C4F8直接离解成游离F和高含量的游离F造成遮蔽和/或刻蚀停止层的快速刻蚀使得刻蚀选择性比率不可接受地低。
一种由多层结构等离子体刻蚀氮化硅的工艺公开于欧洲专利出版物EP 908940 A2。根据该出版物，包含4-20体积％氟碳气体，(即，CF4，C2F6，C3F8)，10-30体积％氢源(即，CH2F2，CH3F，H2)，和40-70体积％弱氧化剂(即，CO，CO2，O2)的刻蚀剂气体被激发形成高密度等离子体(即，以上1011/cm离子密度)并将等离子体用于刻蚀位于硅基材和氧化物或光刻胶覆盖层之间的氮化物层。
U.S.Pat.No.6,153,514公开了一种形成自排列双波纹结构的方法，该结构包括下方的导电层(如，铜或铜合金)，第一刻蚀停止层(如，氮化硅)，第一介电层(如，低k介电材料，其中k＜4)，第二刻蚀停止层(如，氮化硅)，第二介电层(如，低k介电材料)，硬光罩层(如，氮化硅)，和被图案化以提供被刻蚀到第二介电层中的特征的光刻胶层。根据该专利，氮化物硬光罩层用CHF3/N2刻蚀，第二介电层用N2/H2O2或N2/H2刻蚀，第二刻蚀停止层用CHF3/N2刻蚀和第一介电层用C4F8/Ar/O2/CO刻蚀。U.S.Pat.No.5,611,888公开了一种使用10-20sccm氟利昂23(CHF3)和70-110sccm O2的混合物等离子体刻蚀氮化硅的方法。
U.S.Pat.No.6,156,642公开了一种双波纹结构，其中半导体基材包括底金属化层(如，铜)，面层(如，氮化硅)，介电层(如，氧化硅或其它低k材料)，覆盖沟和通路孔的侧壁的正形层(如，钛，氮化钛，钽，氮化钽，氮化钨)，和钝化层(如，氮化硅或碳化硅)。U.S.Pat.No.6,143,641公开了一种结构在集成电路结构中的双波纹，包括在下方导电材料(如，铝或铜)上的金属间介电材料(如，SiO2)，在填充有铜的双波纹通路结构的暴露侧壁上的粘附层(如，Ti，TiN，Ta)，隔绝金属或氮化硅，包括低k介电材料，二氧化硅和氮化硅的其它层。
U.S.Pat.No.6,090,304公开了一种在双频率等离子体反应器中等离子体刻蚀半导体基材的方法，其中第一无线电频率(RF)源通过RF匹配网络连接到顶部淋浴头电极上和底电极(其上承载有半导体晶片)源通过第二匹配网络连接到第二RF上。
U.S.专利No.5,786,276公开了一种使用CH3F/CF4/O2配方和CH2F2/CF4/O2配方的预期相对氧化硅而对氮化硅有选择性的化学下游刻蚀技术。
随着设备几何尺寸变得越来越小，对高刻蚀选择性比率的需求更高，这样实现对介电层如有机硅酸盐玻璃中的深和窄开口的等离子体刻蚀。因此，本领域需要一种等离子体刻蚀技术以提供相对上方光罩层的高刻蚀选择性比率和/或获得深和窄开口。另外，非常需要获得这些开口几何而不使开口的侧壁弯成弓形。
本发明的综述
本发明提供了一种相对上方和/或下方介电层选择性地等离子体刻蚀有机硅酸盐玻璃层的方法，包括以下步骤：将半导体基材引入等离子体刻蚀腔，将无氧刻蚀气体供给至该腔并将刻蚀气体激发成等离子体态，和通过将有机硅酸盐玻璃层的暴露部分与等离子体接触而刻蚀有机硅酸盐玻璃层中的开口。刻蚀气体包括至少一种氮反应物，至少一种氟碳反应物，和非必要的惰性载体气体，所述氟碳反应物和氮反应物供给至腔的流速使得氟碳反应物流速低于氮反应物流速。
根据本发明的一个方面，下方和/或上方介电层包含掺杂或未掺杂氧化物膜，氮化硅膜，碳化硅膜，或其组合。开口可包含对应于导体图案，通路开口或接点开口的凹槽。开口可刻蚀使得具有纵横比至少3∶1。刻蚀气体可以是无氧的和包括含氢的和/或无氢的氟碳反应物，表示为CxFyHz，其中x是至少1，y是至少1和z等于或高于0。例如，氟碳反应物可选自C4F8，C5F8，C4F6和/或CH2F2。半导体基材可包括导电或半导电层如含金属的层，选自Al，Al合金，Cu，Cu合金，Ti，Ti合金，掺杂或未掺杂多晶或单晶体硅，TiN，TiW，Mo，Ti，W，Co和/或Mo或其合金的硅化物，等。
本发明工艺可使用包含CxFyHz的氟碳反应物刻蚀0.30μm，尤其0.25μm或更小尺寸的开口，其中x是1-5，y是1-8和z是0-3。例如，氟碳反应物可包含表示为CnFm(其中n是4或更多和m是6或更多)的无氢的氟碳和非必要的含氢的表示为CxFyHz(其中x是1或更多，y是1或更多和z是至少1)的氟碳反应物。非必要的载体气体可选自Ar，He，Ne，Kr，Xe或其混合物。在用于处理200mm晶片的单晶片等离子体刻蚀腔中，氟碳气体流速可以是氮气流速的2.5-15％。例如，氟碳反应物可在流速3-30sccm下供给，氮反应物可在流速50-300sccm下供给至等离子体反应器，烃反应物可在15-100sccm下供给至等离子反应器，和非必要的载体气体可在流速10-500sccm下供给至等离子体反应器。例如，C5F8，N2和Ar可分别在流速10-25sccm，50-300sccm，和50-300sccm下供给。在另一例子中，C4F8，CF2H2，N2和Ar可分别在流速2-20sccm，2-30sccm，50-300sccm，和50-300sccm下供给。在刻蚀步骤过程中，在中密度等离子体反应器的情况下，等离子体反应器优选保持在真空压力5-500mTorr，优选150-250mTorr。刻蚀步骤之后可以是随后另外的刻蚀步骤并随后用金属填充开口。本发明的方法也可包括以下步骤：在基材上形成光刻胶层，图案化该光刻胶层以形成多个开口，随后刻蚀上方光罩层中的导体线，通路或接点开口的金属化图案。
描述附图的简要描述
图1A-D示意地表示一种可根据本发明工艺刻蚀的先通路双波纹结构，其中图1A给出了刻蚀前状态，图1B给出了其中已刻蚀通路的刻蚀后状态，图1C给出了再图案化用于沟刻蚀的结构和图1D给出了其中已刻蚀沟的刻蚀后状态；
图2A-D示意地表示一种可根据本发明工艺刻蚀的先沟双波纹结构，其中图2A给出了刻蚀前状态，图2B给出了其中已刻蚀沟的具有刻蚀后状态，图2C给出了再图案化用于通路刻蚀的结构和图2D给出了其中已刻蚀通路的刻蚀后状态；
图3A-B示意地表示一种可根据本发明工艺刻蚀的自排列双波纹结构，其中图3A给出了刻蚀前状态和图3B给出了其中已刻蚀沟和通路的刻蚀后状态；
图4示意地表示一种可用于进行本发明工艺的诱导偶联高密度等离子体反应器；和
图5示意地表示一种可用于进行本发明工艺的中密度平行板等离子体反应器。
本发明的详细描述
本发明提供了一种半导体制造工艺，其中开口可在有机硅酸盐玻璃层中等离子体刻蚀，同时向下方和/或上方介电层如二氧化硅，氮化硅，碳化硅，和光刻胶材料提供所需选择性。这些选择性特别有意义地用于制造波纹结构，其中一个或多个有机硅酸盐玻璃层被合并在多层结构中。在制造这些结构过程中，特点如接点，通路，导体线，等在制造集成电路时在介电材料如氧化物和有机硅酸盐玻璃层中被刻蚀。本发明克服了以往刻蚀技术的问题，其中有机硅酸盐玻璃刻蚀速率和下方和/或上方电介质/光刻胶层之间的选择性对于商业场合太低。这些选择性问题通过采用一种降低电介质/光刻胶层的刻蚀速率的刻蚀气体化学而解决。
根据本发明的一个方面，提供了一种单或双波纹刻蚀工艺，其中有机硅酸盐玻璃可被刻蚀成0.25μm或更低的几何尺寸，刻蚀深度至少1.8μm，其中有机硅酸盐玻璃：光刻胶刻蚀速率选择性大于5∶1。该工艺可提供低或反转RIE滞后，这可允许多水平电介质刻蚀场合和能够制造双波纹设备。
图1A-D示意地表明先通路双波纹结构如何可按照本发明进行刻蚀。图1A给出了刻蚀前状态，其中对应于通路的开口10提供在光刻胶遮蔽层12中，后者覆盖了第一介电层14如氧化硅，第一停止层16如氮化硅，第二介电层18如氧化硅，第二停止层20如氮化硅，和基材22如硅晶片的堆积组。图1B给出了在刻蚀之后的结构，其中开口10延伸通过介电层14，18和第一停止层16至第二停止层20。图1C给出了在再图案化用于沟24的遮蔽层之后的结构。图1D给出了在刻蚀之后的结构，其中第一介电层14向下刻蚀至第一停止层16。
图2A-D示意地说明先沟双波纹结构如何可按照本发明进行刻蚀。图2A给出了刻蚀前状态，其中对应于沟的开口30提供在光刻胶遮蔽层32中，后者覆盖了第一介电层34如氧化硅，第一停止层36如氮化硅，第二介电层38如氧化硅，第二停止层40如氮化硅，和基材42如硅晶片的堆积组。图2B给出了在刻蚀之后的结构，其中开口30延伸通过介电层34至第一停止层36。图2C给出了在再图案化用于通路44的遮蔽层之后的结构。图2D给出了在刻蚀之后的结构，其中第二介电层38向下刻蚀至第二停止层40上。
图3A-B示意地说明双波纹结构如何可在单个步骤中按照本发明进行刻蚀。图3A给出了刻蚀前状态，其中对应于沟的开口50提供在光刻胶遮蔽层52中，后者覆盖了第一介电层54如氧化硅，第一停止层56如氮化硅，第二介电层58如氧化硅，第二停止层60如氮化硅，和基材62如硅晶片的堆积组。为了在单个刻蚀步骤中通过第一停止层56得到刻蚀通路，第一停止层56包括开口64。图2B给出了在刻蚀之后的结构，其中开口50延伸通过介电层54至第一停止层56和开口64延伸通过第二电介质58至第二停止层60。这种排列可称作″自排列双波纹″结构。
本发明工艺可用于刻蚀各种介电层如掺杂氧化硅如氟化氧化硅(FSG)，未掺杂氧化硅如二氧化硅、旋涂玻璃(SOG)，硅酸盐玻璃如硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG)，掺杂或未掺杂热生长氧化硅，掺杂或未掺杂TEOS沉积氧化硅，包括有机聚合物材料的低k电介质，等。电介质掺杂剂包括硼，磷和/或砷。电介质可覆盖导电或半导电层如多晶硅，金属如铝，铜，钛，钨，钼或其合金，氮化物如氮化钛，金属硅化物如硅化钛，硅化钴，硅化钨，硅化钼，等。
等离子体可在各种等离子体反应器中产生。这些等离子体反应器通常具有使用RF能量，微波能量，磁力场，等以生产中至高密度等离子体的能量源。例如，高密度等离子体可在变压器偶联等离子体(TCPTM)刻蚀反应器(得自LAM Research Corporation，也称作诱导偶联等离子体反应器)，电子-回旋加速器共振(ECR)等离子体反应器，氦等离子体反应器，或类似物中产生。可提供高密度等离子体的高流动等离子体反应器的一个例子公开于共同拥有的U.S.Pat.No.5,820,261，在此将其内容作为参考并入本发明。等离子体也可在平行板刻蚀反应器如描述于共同拥有的U.S.Pat.No.6,090,304(在此将其内容作为参考并入本发明)的双频率等离子体刻蚀反应器中产生。
本发明工艺可在诱导偶联等离子体反应器如图4所示的反应器100中进行。反应器100包括通过连接到反应器下壁中的出口104上的真空泵而保持在所需真空压力下的内部102。刻蚀气体可供给至淋浴头排列，将气体由气体供给源106供给至在电介质窗口110的下侧周围延伸的增压室108。高密度等离子体可在反应器中通过将来自RF源112的RF能量供给至外部RF触角114如在反应器顶部在电介质窗口110之外的具有一种或多种转弯的平面螺旋线圈而产生。等离子体产生源可以是以真空气密方式可移动地安装到反应器上端的模块化装配排列。
半导体基材116如晶片在反应器内被承载基材支撑物118如悬臂梁卡盘排列上，后者可移动地被来自反应器侧壁的装配排列所承载。基材支撑物118在支撑物臂的一端，后者以悬臂梁方式安装使得整个基材载体/支撑物臂组件可通过将该组件经过反应器侧壁中的一个开口而从反应器上取出。基材支撑物118可包括卡盘装置如电静电卡盘120且基材可被电介质聚焦环122所包围。卡盘可包括用于在刻蚀工艺过程中将RF偏转施加到基材上的RF偏转电极。由气体供给源106供给的刻蚀气体可流过窗口110和下方气体分布板124之间的通道并通过板124中的气体出口进入内部102。反应器也可包括由板124延伸的圆柱形或圆锥形加热衬里126。
本发明工艺也可在平行板等离子体反应器如图5所示的反应器200中进行。反应器200包括具有内部202的腔，通过连接到反应器壁中的出口上的真空泵204而保持在所需真空压力。刻蚀气体可通过由气体供给源206供给气体而供给至淋浴头电极。中密度等离子体可在反应器中通过将来自RF源212的RF能量供给至淋浴头电极且底电极或淋浴头电极可电接地并可将处于两种不同的频率的RF能量供给至底电极。
在一个实施方案中，本发明提供了一种用于等离子体刻蚀0.3μm和更小的高纵横比特点如导体线，通路和接点(包括在半导体基材上的介电层中的自排列接点(SAC))的工艺。在该工艺中，包含氟碳，氮和非必要的气体如载体气体(如，氩)的气体混合物在等离子体刻蚀反应器中被激发至等离子体态使得氟碳和氮反应物至少部分离解。在刻蚀工艺过程中，介电层被氟刻蚀且碳与某些游离的F反应，这样降低遮蔽和/或停止刻蚀层的刻蚀速率。氮有效地提供正在刻蚀的介电材料和下方层如氮化硅和/或上层如光刻胶的刻蚀速率之间的所需选择性水平，同时充分地平衡聚合物堆积以保护刻蚀的特点的侧壁并避免由于过量聚合物堆积而造成的夹止和刻蚀停止问题。刻蚀停止在等离子体刻蚀介电材料中的深和窄开口的过程中尤其成问题，此时使用的气体化学形成太多的，即，开口中的聚合物堆积防止对开口的进一步刻蚀。在本发明工艺中，聚合物堆积可通过用刻蚀气体混合物中的氧破坏聚合物的协同效应而降低。另外，为了保护刻蚀特点的临界尺寸(CD)，氧去除刻蚀开口侧壁上的足够的聚合物堆积，这样避免聚合物在侧壁上的过量堆积，否则会造成刻蚀开口的″夹止″并因此防止开口被完全刻蚀至所需深度。
根据本发明，氧的加入量有效地控制刻蚀气体化学的刻蚀速率选择性比率。即，如果使用包含氧和一种或多种氟碳气体的刻蚀气体，氧有效地清除等离子体中的氟烃中的游离F.这些游离F侵蚀各层如遮蔽和刻蚀停止层，导致低刻蚀速率选择性。但通过在合适的水平下供给氧，可以清除足够量的游离F，这样增加选择性比率。氧供给至等离子体刻蚀反应器的量优选有效地清除游离F和通过与聚合物在刻蚀开口的底部反应而防止刻蚀停止。对于中密度等离子体反应器，本发明的有利作用可通过在1.5或更低的氧反应物/氟碳反应物的流速比率下将氧反应物和氟碳反应物供给至等离子体刻蚀反应器而实现。
刻蚀气体混合物可视需要包括其它气体如氮和/或惰性载体气体。氩是尤其有用的惰性载体气体，它可用于辅助氟对介电材料如氧化硅的侵蚀。但其它惰性气体如He，Ne，Kr和/或Xe可用作惰性载体气体。为了保持等离子体刻蚀反应器中的低压，引入反应器的载体气体的量可处于低流速。例如，对于中至高密度等离子体反应器，氩可以25-300sccm的量供给至反应器。载体气体优选有助于电介质刻蚀速率，如，电介质刻蚀速率可由于氧化物的溅射而增加。
氟碳优选包含CxFyHz，其中x是至少1，y是至少1和z是0或更高，如，CF4，C3F6，C3F8，C5F8，C4F8，C2F6，CH2F5，C2HF5，CH3F，CH2F2，等。尽管含氢的氟烃可完全地聚合，但聚合度可通过使用氮反应物和氟碳反应物的协同组合而控制以实现深和窄开口。供给至等离子体反应器的氟烃气体的量应该足以获得所需聚合度。例如，氧和氟碳反应物可分别在流速5-100sccm，优选15-50sccm，更优选20-40sccm下供给。例如，对于0.25μm直径接点开口，氧反应物流速可以是10-50sccm，如果CxFyHz在10-50sccm下供给，和氩(如果供给)可以是50-500sccm。本领域熟练技术人员显然看出，各种气体的流速取决于各种因素如等离子体反应器的种类，功率设定，反应器中的真空压力，等离子体源的离解速率，等。
本发明工艺可用于得到至少5∶1的非常高纵横比，对于小于0.3μm，优选低至0.18和更低的开口，该工艺尤其可用于得到纵横比最高10∶1。例如，对于0.25μm直径的深度大于2.1μm的开口，可以得到基本上笔直的壁。为了提供各向异性刻蚀，有益地通过基材载体将RF偏转施加到半导体基材上。例如，基材载体中的RF偏转电极可供给以约50-1000瓦的功率以适当地RF偏转6，8或甚至12英寸晶片。
反应器压力优选保持在适用于支持反应器中的等离子体的水平上。一般来说，太低的反应器压力可导致等离子体消失，而在高密度刻蚀反应器中，太高的反应器压力可导致刻蚀停止问题。对于高密度等离子体反应器，反应器优选在低于30mTorr，更优选低于10mTorr的压力下。对于中密度等离子体反应器，反应器优选在超过30mTorr，更优选超过80mTorr的压力下。由于在经历刻蚀的半导体基材上的等离子体限制，基材表面上的真空压力可高于反应器所设定的真空压力。
支撑正在进行刻蚀的半导体基材的基材载体充分冷却该基材以防任何光刻胶在基材上的燃烧，如，保持基材低于140℃。在高和中密度等离子体反应器中，将基材支撑物充分冷却至温度-20至40℃。基材支撑物可包括在其处理过程中用于将RF偏转供给至基材的底电极和用于夹持基材的ESC。例如，基材可包含在晶片和ESC的上表面之间的所需压力下通过供给氦而静电夹持并冷却的硅晶片。为了保持晶片处于所需温度，例如，0-100℃，He可在晶片和卡盘之间的空间中保持在压力10-30Torr下。
本发明工艺尤其非常适用于通过氧化硅刻蚀深和窄开口至下方的导电或半导电层。该层可以是金属如Al，Ti，Cu，Mo或其合金，金属氮化物如氮化钛，掺杂或未掺杂多晶或单晶体硅，金属硅化物如硅化钛，硅化钨，硅化钴，硅化钼，等。如果氧反应物是纯氧，下方导电材料无需排除被氧侵蚀的材料如氮化硅，因为氧反应物以相对氟碳反应物的速率供给至反应器以避免对氮化硅的过度侵蚀。
下表1给出了使用双频率等离子体刻蚀反应器刻蚀氮化硅层的结果，其中反应器条件设定如下：200mTorr反应器压力，500瓦27MHZ和100瓦2MHZ功率，20-40℃电极温度，60秒刻蚀时间，气体化学的变化如表所列。氮化物和氧化物层的刻蚀速率由9-点/晶片Rudolph(椭圆测量法)测量计算。
表1
  Run   CH3F(sccm)   CHF3(sccm)   O2(sccm)   Ar/N2(sccm)   氮化物(A/min)   氧化物(A/min)   氧化物∶氮化物选择性
  1   40   30   10   200/200   624   910   0.69
  2   0   60   50   0/200   1668   825   2.02
  3   0   60   10   0/0   1058   1488   0.71
  4   5   60   50   200/0   2300   991   2.32
  5   0   60   10   200/200   1027   923   1.11
  6   40   30   10   0/0   dep.   dep.   NA
  7   40   30   50   200/0   1160   283   4.10
  8   40   60   10   0/200   dep.   dep.   NA
  9   0   30   10   200/0   1421   728   1.95
  10   20   45   30   100/100   984   1418   0.69
  11   0   30   50   0/0   1839   1049   1.75
  12   40   60   50   0/0   902   489   1.84
  13   20   45   30   100/100   985   1434   0.69
  14   0   30   50   200/200   458   585   0.78
  15   40   60   10   200/0   dep.   dep.   NA
  16   0   30   10   0/200   833   444   1.88
  17   40   30   50   0/200   1026   1158   0.89
  18   40   60   50   200/200   1082   1519   0.71
  19   0   60   50   200/200   922   813   1.13
  20   0   60   50   450/0   1648   939   1.76
  21   40   0   50   200/0   1215   28   43.4
  22   40   0   50   200/0   1225   29   42.2
23 20 0 25 200/0 756 18 42.0
  24   20   0   15   200/0   851   88   9.67
  25   25   0   20   200/0   865   50   15.12
“dep.”表示该工艺导致沉积
表2给出了使用双频率等离子体刻蚀反应器刻蚀具有接续层，即5200埃光刻胶遮蔽层，600埃ARC，1500埃氧化物，400埃氮化物，7000埃SilK，和400埃氮化物的硅晶片的结果，其中反应器条件设定如下：150mTorr反应器压力，500瓦27MHZ和100瓦2MHZ功率，20-40℃电极温度，60秒刻蚀时间，刻蚀气体化学变化如下：150mTorr，200sccmAr，25sccm O2，20sccm CH3F(在试验1)，150mTorr，200sccm Ar，13sccm O2，20sccm CH3F(在试验2)，150mTorr，200sccm Ar，20sccmO2，25 CH3F(在试验3)；150mTorr，200sccm Ar，20 O2，25 CH3F，5sccm CHF3，5sccm CHF3(在试验4)，和200sccm Ar，20 O2，25 CH3F(在试验5)。
表2
  Run   O2/CH3F流动比率   氮化物(A/min)   氧化物ER(A/min)   PR E/R(A/min)   Silk ER(A/min)   氮化物/氧化物选择性
  1   1.25   756   18   3194   2374   42
  2   0.65   ～1000   ～100   1681   1308   ～10
  3   0.8   1149   34   33.8
  4   0.8   1579   155   10.2
  5   0.8   851   45   7.6
在处理半导体晶片的过程中，可以理想地进行一个或多个以下步骤：ARC/通路光罩(氮化物)刻蚀，其中最好在使用薄光刻胶的同时保持临界尺寸(CD)并去除任何氧化物；SilK通路刻蚀，其中最好留下1000埃SilK；通过光罩刻蚀(氮化物)，其中开口以对氧化物层的选择性被刻蚀到氮化物中；第二SilK刻蚀，其中它最好保持具有光滑的正面和具有最低小面化的CD；和氮化物整饰刻蚀，其中刻蚀对氧化物，SilK和铜具有选择性。
以上已描述了本发明的原理，优选的实施方案和操作方式。但本发明不应理解为局限于所讨论的特殊实施方案。因此，上述实施方案应该被认为是说明性的而非限定性的，且应该理解，本领域熟练技术人员可在不背离由以下权利要求所确定的本发明范围的情况下对这些
实施方案作出改变。

Claims (20)

1.一种以对下方和/或上方介电层的选择性刻蚀有机硅酸盐层的方法，包括以下步骤：
将半导体基材引入等离子体刻蚀腔，所述半导体基材具有有机硅酸盐层和下方和/或上方介电层；
将无氧刻蚀气体供给至等离子体刻蚀腔并将刻蚀气体激发成等离子体态，所述刻蚀气体包含至少一种氮反应物，至少一种氟碳反应物和非必要的载体气体，所述氟碳反应物和氮反应物供给至腔的流速使得氟碳反应物流速低于氮反应物流速；
将有机硅酸盐层的暴露部分与等离子体接触，这样用等离子体刻蚀有机硅酸盐层中的开口，同时提供有机硅酸盐层的刻蚀速率相对介电层的刻蚀速率的选择性刻蚀比率至少约5。
2.权利要求1的方法，其中介电层包含掺杂或未掺杂氧化硅膜，氮化硅膜，碳化硅膜或其组合。
3.权利要求1的方法，其中至少一种氟碳反应物表示为CXFYHZ，其中x是至少1，y是至少1和z等于或高于0。
4.权利要求1的方法，其中开口刻蚀至足以提供纵横比至少3∶1的深度。
5.权利要求1的方法，其中至少一种氟碳反应物包含C5F8，C4F8，C4F6，CF2H2，和其混合物。
6.权利要求1的方法，其中有机硅酸盐层覆盖在导电或半导电层上，后者包括选自掺杂和未掺杂多晶或单晶体硅，铝或其合金，铜或其合金，钛或其合金，钨或其合金，钼或其合金，氮化钛，硅化钛，硅化钨，硅化钴，和硅化钼的含金属的层。
7.权利要求1的方法，其中开口是0.25微米或更小尺寸的开口。
8.权利要求1的方法，其中至少一种氟碳反应物基本上由其中n是4或更多和m是6或更多的表示为CnFm的无氢的氟碳和其中x是1或更多，y是1或更多和z是至少2的表示为CXFYHZ的非必要的含氢的氟碳组成。
9.权利要求1的方法，其中刻蚀气体包括选自Ar，He，Ne，Kr，Xe或其混合物的载体气体。
10.权利要求1的方法，其中等离子体反应器包括具有淋浴头电极和其上承载有基材的底电极的双频率平行板等离子体反应器，所述底电极在两种不同的频率下被供给RF能量或淋浴头电极在第一频率下被供给RF能量和底电极在大于第一频率的第二频率下被供给RF能量。
11.权利要求1的方法，其中氟碳反应物相对氮反应物的流速比率是25％或更低。
12.权利要求1的方法，其中氟碳反应物在流速3-30sccm下供给至等离子体反应器和氮反应物在流速50-300sccm下供给至等离子体反应器。
13.权利要求1的方法，进一步包括在刻蚀步骤过程中将RF偏转施加到半导体基材上。
14.权利要求1的方法，进一步包括在刻蚀步骤之后用金属填充开口。
15.权利要求1的方法，其中刻蚀步骤作为制造波纹结构的方法的一部分而进行。
16.权利要求1的方法，进一步包括形成光刻胶层作为遮蔽层，图案化该光刻胶层以形成多个开口的步骤且刻蚀步骤在有机硅酸盐层中形成通路或接点开口。
17.权利要求1的方法，其中所形成的开口具有纵横比至少5∶1。
18.权利要求1的方法，其中刻蚀气体基本上由C5F8，N2和Ar或C4F8，CF2H2，N2和Ar组成。
19.权利要求1的方法，其中等离子体反应器在刻蚀步骤过程中处于压力50-500mTorr。
20.权利要求1的方法，其中半导体基材包含硅晶片和晶片在刻蚀步骤过程中保持在温度20-50℃下。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187525A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 相变存储器中的相变电阻及其形成方法
CN104143521A (zh) * 2013-05-07 2014-11-12 朗姆研究公司 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺
CN101667609B (zh) * 2008-08-29 2015-07-22 气体产品与化学公司 二氧化硅组合物的选择性蚀刻
CN109390228A (zh) * 2017-08-04 2019-02-26 应用材料公司 改进的锗蚀刻系统和方法
CN110121766A (zh) * 2017-08-24 2019-08-13 长江存储科技有限责任公司 在混合键合半导体器件中形成引线的方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6872652B2 (en) * 2001-08-28 2005-03-29 Infineon Technologies Ag Method of cleaning an inter-level dielectric interconnect
US6905968B2 (en) * 2001-12-12 2005-06-14 Applied Materials, Inc. Process for selectively etching dielectric layers
JP4153708B2 (ja) * 2002-03-12 2008-09-24 東京エレクトロン株式会社 エッチング方法
US6967158B2 (en) * 2003-03-07 2005-11-22 Freescale Semiconductor, Inc. Method for forming a low-k dielectric structure on a substrate
US20040219796A1 (en) * 2003-05-01 2004-11-04 Chih-Ning Wu Plasma etching process
JP2004356178A (ja) * 2003-05-27 2004-12-16 Oki Electric Ind Co Ltd エッチング方法、及び半導体装置の製造方法
US7256134B2 (en) * 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
US7078337B2 (en) * 2003-09-30 2006-07-18 Agere Systems Inc. Selective isotropic etch for titanium-based materials
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
US7153778B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods of forming openings, and methods of forming container capacitors
US6881677B1 (en) * 2004-03-17 2005-04-19 Lexmark International, Inc. Method for making a micro-fluid ejection device
US7067435B2 (en) * 2004-09-29 2006-06-27 Texas Instruments Incorporated Method for etch-stop layer etching during damascene dielectric etching with low polymerization
US20060118519A1 (en) * 2004-12-03 2006-06-08 Applied Materials Inc. Dielectric etch method with high source and low bombardment plasma providing high etch rates
WO2006126520A1 (ja) * 2005-05-24 2006-11-30 Matsushita Electric Industrial Co., Ltd. ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
JP4783169B2 (ja) * 2006-02-13 2011-09-28 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
JP4749174B2 (ja) * 2006-02-13 2011-08-17 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
KR20080094544A (ko) * 2006-02-13 2008-10-23 파나소닉 주식회사 드라이 에칭방법, 미세구조 형성방법, 몰드 및 그 제조방법
US20070249173A1 (en) * 2006-04-21 2007-10-25 Applied Materials, Inc. Plasma etch process using etch uniformity control by using compositionally independent gas feed
US8187415B2 (en) * 2006-04-21 2012-05-29 Applied Materials, Inc. Plasma etch reactor with distribution of etch gases across a wafer surface and a polymer oxidizing gas in an independently fed center gas zone
US7540971B2 (en) * 2006-04-28 2009-06-02 Applied Materials, Inc. Plasma etch process using polymerizing etch gases across a wafer surface and additional polymer managing or controlling gases in independently fed gas zones with time and spatial modulation of gas content
US8231799B2 (en) * 2006-04-28 2012-07-31 Applied Materials, Inc. Plasma reactor apparatus with multiple gas injection zones having time-changing separate configurable gas compositions for each zone
US7541292B2 (en) * 2006-04-28 2009-06-02 Applied Materials, Inc. Plasma etch process with separately fed carbon-lean and carbon-rich polymerizing etch gases in independent inner and outer gas injection zones
JP2008078582A (ja) * 2006-09-25 2008-04-03 Hitachi High-Technologies Corp プラズマエッチング方法
US7858514B2 (en) * 2007-06-29 2010-12-28 Qimonda Ag Integrated circuit, intermediate structure and a method of fabricating a semiconductor structure
US8507385B2 (en) * 2008-05-05 2013-08-13 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Method for processing a thin film micro device on a substrate
CN102001616A (zh) * 2009-08-31 2011-04-06 上海丽恒光微电子科技有限公司 装配和封装微型机电系统装置的方法
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
US8470713B2 (en) 2010-12-13 2013-06-25 International Business Machines Corporation Nitride etch for improved spacer uniformity
KR101276258B1 (ko) * 2011-11-21 2013-06-20 피에스케이 주식회사 반도체 제조 장치 및 반도체 제조 방법
US9659788B2 (en) 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
US9716005B1 (en) 2016-03-18 2017-07-25 Applied Materials, Inc. Plasma poisoning to enable selective deposition
US10347498B2 (en) 2016-12-31 2019-07-09 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Methods of minimizing plasma-induced sidewall damage during low K etch processes
US20170110336A1 (en) 2016-12-31 2017-04-20 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges CLuadeq Methods for minimizing sidewall damage during low k etch processes
US10615050B2 (en) * 2017-04-24 2020-04-07 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
KR102521222B1 (ko) * 2017-11-15 2023-04-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20200098980A1 (en) * 2018-09-24 2020-03-26 Spin Memory, Inc. Method for forming high density structures with improved resist adhesion to hard mask
CN109804463B (zh) * 2019-01-02 2021-04-16 长江存储科技有限责任公司 用于形成双镶嵌互连结构的方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013400A (en) 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
US5021121A (en) 1990-02-16 1991-06-04 Applied Materials, Inc. Process for RIE etching silicon dioxide
US5013398A (en) 1990-05-29 1991-05-07 Micron Technology, Inc. Anisotropic etch method for a sandwich structure
US5022958A (en) 1990-06-27 1991-06-11 At&T Bell Laboratories Method of etching for integrated circuits with planarized dielectric
US5269879A (en) 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
KR100264445B1 (ko) 1993-10-04 2000-11-01 히가시 데쓰로 플라즈마처리장치
US5736457A (en) 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
JP3778299B2 (ja) 1995-02-07 2006-05-24 東京エレクトロン株式会社 プラズマエッチング方法
US5820261A (en) 1995-07-26 1998-10-13 Applied Materials, Inc. Method and apparatus for infrared pyrometer calibration in a rapid thermal processing system
US5626716A (en) 1995-09-29 1997-05-06 Lam Research Corporation Plasma etching of semiconductors
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US5780338A (en) 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
US6090304A (en) 1997-08-28 2000-07-18 Lam Research Corporation Methods for selective plasma etch
US6074959A (en) * 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
WO1999019905A1 (fr) * 1997-10-13 1999-04-22 Fujitsu Limited Dispositif semi-conducteur pourvu d'un fusible et son procede de fabrication
US20020076935A1 (en) * 1997-10-22 2002-06-20 Karen Maex Anisotropic etching of organic-containing insulating layers
US6159862A (en) * 1997-12-27 2000-12-12 Tokyo Electron Ltd. Semiconductor processing method and system using C5 F8
KR100402249B1 (ko) * 1997-12-30 2004-01-24 주식회사 하이닉스반도체 반도체장치제조방법
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
WO1999046810A1 (fr) * 1998-03-12 1999-09-16 Hitachi, Ltd. Procede permettant de traiter la surface d'un echantillon
US6117786A (en) * 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
JP3987637B2 (ja) * 1998-05-22 2007-10-10 東京エレクトロン株式会社 エッチング方法
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6114250A (en) 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate
US6696366B1 (en) 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
KR100289045B1 (ko) 1998-09-11 2001-05-02 이계철 마이크로파용 mgtio₃-catio₃계 유전체 세라믹 조성물 및 이를 이용한 유전체 세라믹 제조방법
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
JP2000138224A (ja) * 1998-11-04 2000-05-16 Fujitsu Ltd 半導体装置の製造方法
JP4776747B2 (ja) * 1998-11-12 2011-09-21 株式会社ハイニックスセミコンダクター 半導体素子のコンタクト形成方法
US6168726B1 (en) 1998-11-25 2001-01-02 Applied Materials, Inc. Etching an oxidized organo-silane film
US6153514A (en) 1999-01-04 2000-11-28 Advanced Micro Devices, Inc. Self-aligned dual damascene arrangement for metal interconnection with low k dielectric constant materials and nitride middle etch stop layer
US6156642A (en) 1999-03-23 2000-12-05 United Microelectronics Corp. Method of fabricating a dual damascene structure in an integrated circuit
JP3700460B2 (ja) * 1999-04-05 2005-09-28 セイコーエプソン株式会社 半導体装置およびその製造方法
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6235453B1 (en) 1999-07-07 2001-05-22 Advanced Micro Devices, Inc. Low-k photoresist removal process
KR20010019643A (ko) * 1999-08-28 2001-03-15 윤종용 저유전율 절연막을 갖는 다층 금속배선의 형성방법
JP3310957B2 (ja) * 1999-08-31 2002-08-05 東京エレクトロン株式会社 プラズマ処理装置
US6153935A (en) 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
JP4523094B2 (ja) 1999-10-19 2010-08-11 東京エレクトロン株式会社 プラズマ処理方法
JP4388645B2 (ja) 1999-10-19 2009-12-24 東京エレクトロン株式会社 プラズマエッチング方法
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
US6485988B2 (en) * 1999-12-22 2002-11-26 Texas Instruments Incorporated Hydrogen-free contact etch for ferroelectric capacitor formation
US6143641A (en) 2000-01-26 2000-11-07 National Semiconductor Corporation Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
US6383931B1 (en) * 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
US6410437B1 (en) 2000-06-30 2002-06-25 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
US6607675B1 (en) * 2000-08-29 2003-08-19 Applied Materials Inc. Method of etching carbon-containing silicon oxide films
US6455411B1 (en) * 2000-09-11 2002-09-24 Texas Instruments Incorporated Defect and etch rate control in trench etch for dual damascene patterning of low-k dielectrics
JP2002110644A (ja) * 2000-09-28 2002-04-12 Nec Corp エッチング方法
US6693042B1 (en) * 2000-12-28 2004-02-17 Cypress Semiconductor Corp. Method for etching a dielectric layer formed upon a barrier layer
US6451673B1 (en) * 2001-02-15 2002-09-17 Advanced Micro Devices, Inc. Carrier gas modification for preservation of mask layer during plasma etching
JP4071069B2 (ja) * 2002-08-28 2008-04-02 東京エレクトロン株式会社 絶縁膜のエッチング方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101667609B (zh) * 2008-08-29 2015-07-22 气体产品与化学公司 二氧化硅组合物的选择性蚀刻
CN103187525A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 相变存储器中的相变电阻及其形成方法
CN104143521A (zh) * 2013-05-07 2014-11-12 朗姆研究公司 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺
CN104143521B (zh) * 2013-05-07 2019-01-01 朗姆研究公司 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺
CN109390228A (zh) * 2017-08-04 2019-02-26 应用材料公司 改进的锗蚀刻系统和方法
CN110121766A (zh) * 2017-08-24 2019-08-13 长江存储科技有限责任公司 在混合键合半导体器件中形成引线的方法
CN110121766B (zh) * 2017-08-24 2020-03-27 长江存储科技有限责任公司 在混合键合半导体器件中形成引线的方法
US10763158B2 (en) 2017-08-24 2020-09-01 Yangtze Memory Technologies Co., Ltd. Method for forming lead wires in hybrid-bonded semiconductor devices
US11322392B2 (en) 2017-08-24 2022-05-03 Yangtze Memory Technologies Co., Ltd. Method for forming lead wires in hybrid-bonded semiconductor devices
US11670543B2 (en) 2017-08-24 2023-06-06 Yangtze Memory Technologies Co., Ltd. Method for forming lead wires in hybrid-bonded semiconductor devices
US11996322B2 (en) 2017-08-24 2024-05-28 Yangtze Memory Technologies Co., Ltd. Method for forming lead wires in hybrid-bonded semiconductor devices

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