CN100358107C - 等离子体刻蚀有机抗反射涂层的方法 - Google Patents

等离子体刻蚀有机抗反射涂层的方法 Download PDF

Info

Publication number
CN100358107C
CN100358107C CNB02809056XA CN02809056A CN100358107C CN 100358107 C CN100358107 C CN 100358107C CN B02809056X A CNB02809056X A CN B02809056XA CN 02809056 A CN02809056 A CN 02809056A CN 100358107 C CN100358107 C CN 100358107C
Authority
CN
China
Prior art keywords
reactor
etching
plasma
gas
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB02809056XA
Other languages
English (en)
Other versions
CN1505832A (zh
Inventor
倪图强
蒋维楠
C·奇昂
F·Y·林
C·李
D·N·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN1505832A publication Critical patent/CN1505832A/zh
Application granted granted Critical
Publication of CN100358107C publication Critical patent/CN100358107C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00595Control etch selectivity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种其中有机抗反射涂层被无O2含硫气体刻蚀的半导体制造工艺,它提供相对下方层的选择性和/或使上方光刻胶的侧刻蚀速率最小化以保持由光刻胶所确定的临界尺寸。刻蚀剂气体可包括SO2和载体气体如Ar或He并视需要加入其它气体如HBr。该工艺可形成结构如波纹结构时用于刻蚀0.25微米和较小的接点或通过开口。

Description

等离子体刻蚀有机抗反射涂层的方法
本发明的领域
本发明涉及一种在制造集成电路时用于等离子体刻蚀抗反射涂层的改进方法。
本发明的背景
集成电路制造通常要求刻蚀介电材料中的开口(opening)如接点和通路(via)。介电材料包括掺杂氧化硅如氟化氧化硅(FSG),未掺杂氧化硅如二氧化硅,硅酸盐玻璃如硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG),掺杂或未掺杂热生长氧化硅,掺杂或未掺杂TEOS沉积氧化硅等。电介质掺杂剂包括硼,磷和/或砷。电介质可覆盖在导电或半导电层如多晶硅,金属如铝,铜,钛,钨,钼或其合金,氮化物如氮化钛,金属硅化物如硅化钛,硅化钴,硅化钨,硅化钼等之上。
用于刻蚀氧化硅中的开口的各种等离子体刻蚀技术公开于U.S.5013398;U.S.5013400;U.S.5021121;U.S.5022958;U.S.5269879;U.S.5529657;U.S.5595627;U.S.5611888;和U.S.5780338。等离子体刻蚀可在中密度反应器如描述于’398专利的平行板等离子体反应器腔或描述于’400专利的三极管型反应器中或在高密度反应器如描述于’657专利的感应耦合反应器中进行。U.S.6090304公开了一种在双频率等离子体反应器中等离子体刻蚀半导体基材的方法,其中第一无线电频率(RF)源通过RF匹配网络连接到顶部淋浴头电极上和底电极(其上承载有半导体晶片)通过第二匹配网络连接到第二RF源上。
在处理半导体晶片时,通常在光刻胶的下方提供有机底抗反射涂层(BARC)以使用于显影光刻胶中的开口(如接点孔)图案的射线的光学反射最小化。有机ARC通常称作BARC,而无机ARC称作″介电″ARC或DARC。通常通过在光刻胶中形成的开口而等离子体刻蚀BARC,这样将光刻胶图案转移至BARC。用于等离子体刻蚀有机ARC材料的刻蚀气体混合物公开于U.S.5773199;U.S.5910453;U.S.6039888;U.S.6080678;和U.S.6090722。其中,’199专利公开了CHF3+CF4+O2+Ar的气体混合物;’453专利公开了N2+He+O2或N2+O2或N2+He的气体混合物;’888专利公开了O2+CO的气体混合物;’678专利公开了O2+SO2的气体混合物;和’722专利公开了C2F6+Ar的气体混合物。
随着设备几何尺寸变得越来越小,对高刻蚀选择性比率的需求更高,这样穿过抗反射涂料得到等离子体刻蚀开口,同时保持临界尺寸(CD)。因此,本领域需要一项提供高刻蚀选择性和/或在理想的速率下刻蚀这些层的等离子体刻蚀技术。
本发明的综述
本发明提供了一种以对下方层的选择性刻蚀有机抗反射涂层的方法,包括:将半导体基材支撑在等离子体刻蚀反应器中,所述基材包括下方层之上的有机抗反射涂层,并激发无O2刻蚀剂气体成等离子体态和刻蚀有机抗反射涂层中的开口,所述刻蚀剂气体包含含硫气体和载体气体。
根据优选的实施方案,开口包括具有双波纹,自排列接点或自排列沟结构的通路,接点,和/或沟。开口也可包含用于门电极的导体线的图案。有机抗反射涂层可以是在图案化光刻胶下方的聚合物膜。因为刻蚀剂气体化学可钝化光刻胶中的开口的侧壁,刻蚀剂气体使光刻胶的侧刻蚀速率最小化,这样保持光刻胶所确定的临界尺寸。
等离子体刻蚀反应器可包括ECR等离子体反应器,感应耦合等离子体反应器,电容耦合等离子体反应器,螺旋波(helicon)等离子体反应器或磁控管等离子体反应器。优选的等离子体刻蚀反应器是感应耦合等离子体反应器,包括通过电介质窗口将RF能量耦合到腔中的平面天线。
含硫气体优选为SO2和优选的载体气体是He或Ar。刻蚀剂气体可进一步包含HBr。在刻蚀步骤过程中,等离子体刻蚀反应器中的压力可以是最高100mTorr,优选低于50mTorr和/或基材支撑物的温度可以是-20℃至+80℃。例如,含硫气体可包含在流速5-200sccm下供给至等离子体刻蚀反应器的SO2和载体气体可包含在流速5-150sccm下供给至等离子体刻蚀反应器的He或/或Ar。如果HBr包括在刻蚀气体中,HBr可在流速5-150sccm下供给至等离子体刻蚀反应器。更优选,SO2、HBr和He的流速是5-200sccm SO2、10-50sccm HBr和50-150sccm He。
刻蚀步骤之后可以是另外的刻蚀步骤并随后用金属填充开口。本发明方法也可包括以下步骤:在基材上形成光刻胶层,使光刻胶层图案化以形成多个开口,随后刻蚀有机抗反射涂层中的导体线、通路或接点开口的金属化图案。
附图的简要描述
图1A-D示意地表示一种可根据本发明工艺刻蚀的先通路双波纹结构,图1A给出了刻蚀前状态,图1B给出了其中已刻蚀通路的刻蚀后状态,图1C给出了再图案化用于沟刻蚀的结构和图1D给出了其中已刻蚀沟的刻蚀后状态;
图2A-D示意地表示一种可根据本发明工艺刻蚀的先沟双波纹结构,图2A给出了刻蚀前状态,图2B给出了其中已刻蚀沟的具有刻蚀后状态,图2C给出了再图案化用于通路刻蚀的结构和图2D给出了其中已刻蚀通路的刻蚀后状态;
图3A-B示意地表示一种可根据本发明工艺刻蚀的自排列双波纹结构,图3A给出了刻蚀前状态和图3B给出了其中已刻蚀沟和通路的刻蚀后状态;
图4示意地表示一种可用于进行本发明工艺的感应耦合高密度等离子体反应器;和
图5示意地表示一种可用于进行本发明工艺的中密度平行板等离子体反应器。
本发明的详细描述
本发明提供了一种半导体制造工艺,其中开口可在薄有机抗反射涂层(BARC)中等离子体刻蚀,同时保持由上方光刻胶所确定的临界尺寸。有机抗反射涂层是一种具有优选的厚度约200nm或更低的烃膜。有机抗反射涂层用来提供对光平版印刷工艺的较好控制,其中开口如通路,接点或沟的图案在光刻胶中形成。过去,通常用O2刻蚀BARC。但在O2等离子体刻蚀过程中,分子氧离解成侧向刻蚀上方光刻胶和造成临界尺寸(CD)改变的氧原子。根据本发明,光刻胶的侧刻蚀可通过使用无O2的含硫刻蚀气体而最小化。
BARC中的CD损失在刻蚀具有小线宽度的特征时是非所需的。使用含氟气体在刻蚀BARC开口的同时保持CD可由于等离子体中的氟对下方层的侵蚀而造成分布和均匀性问题。按照本发明,这些问题可通过使用含硫刻蚀气体而避免。含硫气体优选为SO2,并结合载体气体如氩或氦。在优选的实施方案,刻蚀气体是无F的但可包括其它卤素气体如HBr。
该工艺通过激发刻蚀气体成等离子体态和刻蚀BARC中的开口而进行。为了使在刻蚀BARC过程中的CD损失最小化,最好用保护膜涂覆BARC和上方光刻胶中的刻蚀开口的侧壁。而含氟和含O2刻蚀气体可导致上述的CD,分布和均匀性问题,SO2作为刻蚀气体提供几个优点。例如,因为难以在等离子体内将SO2离解成有害的氧原子,CD损失可最小化,因为较少的游离氧原子可用于侵蚀光刻胶。另外,SO2可通过在其上形成保护膜而用于保护光刻胶中的开口的侧壁。可实现在均匀性和分布上的改进,因为BARC刻蚀是一种具有对下方介电,导电或半导电层的选择性的离子辅助刻蚀。可得到选择性,因为SO2被吸收到要被刻蚀的BARC的表面上和O2通过撞击离子而从SO2中释放。所释放的O2侵蚀在开口底部的BARC的碳和氢组分,而且当到达下方介电层时,下方层被刻蚀的速率慢于其中使用含氟刻蚀气体的情形。
在TCPTM感应耦合高密度等离子体刻蚀反应器(得自Lam ResearchCorporation,本申请的受让人)中进行试验。反应器包括通过电介质窗口将RF能量感应耦合到反应器中的平面天线且要被刻蚀的半导体基材被承载在可向基材施加RF偏转(bias)的底电极上。在下表中,P表示反应器中的真空压力(mTorr),TCPTM表示供给至天线的功率(瓦),BP表示供给至底电极的功率,气体流速以单位sccm列出,D-CD是密集线中的CD偏转(单位纳米)和I-CD是隔离线中的CD偏转(单位纳米)。
表1
  试验   P   TCPTM     BP     Ar     He     O2     SO2 HBr     D-CD   I-CD
    1     5     350     50     35     35   -37.3   -55.6
    2     5     350     50     70     20     50   -25.3   -38.4
    3     5     350     70     70     35     35   -18.5   -25.8
    4     5     350     100     70     10     35   -14.6   -10
    5     5     350     100     70     10     35   -16.5   -14.4
    6     5     350     50     70     50   -20.1   -28.5
    7     5     350     150     70     50   -12.8   -14.9
    8     5     350     150     140     100   -13.5   -16.2
    9     5     350     150     105     35   -12.5   -14.9
    10     5     350     150     70     50   -13.1   -13.6
    11     5     350     180     105     35   -11.4   -13.5
    12     5     350     210     105     35   -10.0   -12.3
以上试验结果表明,含O2等离子体刻蚀气体(试验1和2)导致最高CD损失,而对于无O2刻蚀气体,与HBr结合时的较高量的SO2(试验3)导致较高CD损失。降低用于含HBr刻蚀气体的SO2流速(试验4和5)导致可接受的CD损失。对于无O2和无HBr的气体(试验6-12),如果SO2流速低于100sccm,可得到稍微较好的CD损失值。氩的使用(试验No.10)提供与载体气体是氦(试验6-9,11和12)时的类似CD损失结果。结果还表明,CD损失可通过增加底电极所提供的RF偏转而降低。
表2给出了使用较早描述的TCPTM刻蚀腔的BARC刻蚀速率(ER,埃/分钟),其中腔压力是5mTorr且TCPTM功率(瓦),底功率(瓦),He或Ar流速(sccm),SO2流速(Sccm),和HBr速率(sccm)如表2所给出。因为BARC薄(低于200nm),载体气体如Ar和/或He的加入量可有效地提供BARC的所需刻蚀速率。
表2
  试验   TCPTM     BP     He/Ar     O2     SO2   HBr   BARC ER
    13     350     70     70He     0     50     0     2616
    14     350     150     105He     0     35     0     2534
    15     350     150     70Ar     0     50     0     2638
表2所给出的结果表明,仅使用SO2和载体气体如Ar或He可实现可接受的BARC刻蚀速率。增加He(试验14)使BARC刻蚀速率稍微下降,与使用较低流速的Ar和He的情形相比。
在研究O2等离子体刻蚀与SO2等离子体刻蚀之间在性能上的差异所进行的试验中,在BARC开口过程中观察氧原子的光学发射。根据发现,氧等离子体中的氧原子的光学发射(777.4nm和844nm波长)明显强于SO2等离子体。这些结果表明,分子氧比SO2气体明显更容易在等离子体中离解。因为氧原子各向同性地刻蚀光刻胶和BARC,O2等离子体刻蚀导致CD损失。
在根据本发明的一个实施方案刻蚀集成电路中的特征时,BARC可位于介电层如氮化硅或二氧化物,SiLK,BPSG,OSG,和低k材料之上。这些层可形成波纹结构的一部分。在制造这些结构的过程中,特征如接点,通路,导体线等在制造集成电路的介电材料如氧化物层中被刻蚀。本发明克服了已有刻蚀技术的问题,其中BARC刻蚀导致在BARC刻蚀之后在刻蚀介电层过程中的CD损失,均匀性的缺乏和分布的损失。
根据本发明的一个方面,BARC刻蚀可被引入单或双波纹刻蚀工艺,其中掺杂和未掺杂氧化物膜(BPSG,PSG,TEOS)以0.25μm或更小尺寸被刻蚀至刻蚀深度至少1.8μm。该工艺可提供低或反转RIE滞后,这可允许多级电介质刻蚀应用和能够制造双波纹设备。
图1A-D示意地表明先通路双波纹结构如何可按照本发明进行刻蚀。图1A给出了刻蚀前状态,其中对应于通路的开口10提供在光刻胶遮蔽层12中,后者覆盖BARC13,第一介电层14如氧化硅,第一光阑层16如氮化硅,第二介电层18如氧化硅,第二光阑层20如氮化硅,和基材22如硅晶片的堆积层。图1B给出了在刻蚀之后的结构,其中开口10延伸通过介电层14,18和第一光阑层16至第二光阑层20。图1C给出了在再图案化用于沟24的遮蔽层之后的结构。图1D给出了在刻蚀之后的结构,其中第一介电层14向下刻蚀至第一光阑层16。
图2A-D示意地说明先沟双波纹结构如何可按照本发明进行刻蚀。图2A给出了刻蚀前状态,其中对应于沟的开口30提供在光刻胶遮蔽层32中,后者覆盖BARC33,第一介电层34如氧化硅,第一光阑层36如氮化硅,第二介电层38如氧化硅,第二光阑层40如氮化硅,和基材42如硅晶片的堆积层。图2B给出了在刻蚀之后的结构,其中开口30延伸通过介电层34至第一光阑层36。图2C给出了在再图案化用于通路44的遮蔽层之后的结构。图2D给出了在刻蚀之后的结构,其中第二介电层38向下刻蚀至第二光阑层40上。
图3A-B示意地说明双波纹结构如何可在单个步骤中按照本发明进行刻蚀。图3A给出了刻蚀前状态,其中对应于沟的开口50提供在光刻胶遮蔽层52中,后者覆盖BARC53,第一介电层54如氧化硅,第一光阑层56如氮化硅,第二介电层58如氧化硅,第二光阑层60如氮化硅,和基材62如硅晶片的堆积层。为了在单个刻蚀步骤中通过第一光阑层56得到刻蚀通路,第一光阑层56包括开口64。图2B给出了在刻蚀之后的结构,其中开口50延伸通过介电层54至第一光阑层56和开口64延伸通过第二电介质58至第二光阑层60。这种排列可称作″自排列双波纹″结构。
本发明工艺可用于刻蚀各种低k介电层上的BARC层,所述低k介电层包括掺杂氧化硅如氟化氧化硅(FSG),硅酸盐玻璃如硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG),有机聚合物材料如聚酰亚胺,有机硅氧烷聚合物,聚亚芳基醚,碳-掺杂硅酸盐玻璃,倍半硅氧烷玻璃,氟化和非氟化硅酸盐玻璃,金刚石状无定形碳,芳族烃聚合物如SiLK(得自Dow Chemical Co.的产品),c-掺杂硅石玻璃如CORAL(得自Novellus Systems,Inc.的产品),或介电常数低于4.0,优选低于3.0的其它合适的介电材料。低k介电可覆盖在中间层如隔绝层和导电或半导电层如多晶硅,金属如铝,铜,钛,钨,钼或其合金,氮化物如氮化钛,金属硅化物如硅化钛,硅化钴,硅化钨,硅化钼等之上。
在本发明的另一实施方案中,BARC可覆盖在导电或半导电层如多晶硅,金属如铝,铜,钛,钨,钼或其合金,氮化物如氮化钛,金属硅化物如硅化钛,硅化钴,硅化钨,硅化钼等之上。例如,下方层可形成门电极的一部分。例如,BARC可在具有厚度1000-3000埃的导电多晶硅(polysilicon)层上形成,所述多晶硅层在厚度低于50埃的门氧化物如二氧化硅之上,所述门氧化物在硅基材之上。在形成门电极图案时,光刻胶被图案化和BARC按照本发明工艺被等离子体刻蚀,这样部分的BARC被去除直至在多晶硅层上留下所需导体图案。随后,部分的多晶硅层被刻蚀掉以在硅基材上形成所需导体图案。如果需要,附加的导电层如硅化物层(例如,硅化钨)可提供在多晶硅上且本发明工艺可用于刻蚀在硅化物层上开口的BARC中的导体线的图案。
根据本发明的进一步实施方案,BARC可提供在金属导体层如铝,铜或其合金上。在转移图案如导体线至金属层时,在BARC之上的光刻胶可具有开口的所需导体图案且BARC可按照本发明刻蚀以在BARC中刻蚀开口图案直至它们在金属层上开口。
等离子体可在各种等离子体反应器中产生。这些等离子体反应器通常具有使用RF能量,微波能量,磁场等以产生中至高密度等离子体的能量源。例如,高密度等离子体可在变压器耦合等离子体(TCPTM)刻蚀反应器(得自Lam Research Corporation,也称作感应耦合等离子体反应器),电子-回旋加速器共振(ECR)等离子体反应器,螺旋波等离子体反应器或类似物中产生。可提供高密度等离子体的高流动等离子体反应器的一个例子公开于共同拥有的U.S.5820723,在此将其内容作为参考并入本发明。等离子体也可在平行板刻蚀反应器如在共同拥有的U.S.6090304(在此将其内容作为参考并入本发明)中描述的双频率等离子体刻蚀反应器中产生。
本发明工艺可在感应耦合等离子体反应器如图4所示的反应器100中进行。反应器100包括通过连接到反应器下壁中的出口104上的真空泵而保持在所需真空压力下的内部102。刻蚀气体可供给至淋浴头排列,将气体由气体供给源106供给至在电介质窗口110的下侧周围延伸的增压室108。高密度等离子体可在反应器中通过将来自RF源112的RF能量供给至外部RF天线114如在反应器顶部在电介质窗口110之外的具有一种或多种转弯的平面螺旋线圈而产生。等离子体产生源可以是以真空气密方式可移动地安装到反应器上端的模块化装配排列的一部分。
半导体基材116如晶片在反应器内被承载在基材支撑物118如悬臂梁卡盘排列上,后者可移动地被来自反应器侧壁的装配排列所承载。基材支撑物118在支撑物臂的一端,后者以悬臂梁方式安装使得整个基材载体/支撑物臂组件可通过将该组件经过反应器侧壁中的一个开口而从反应器上取出。基材支撑物118可包括卡盘装置如静电卡盘120且基材可被电介质聚焦环122所包围。卡盘可包括用于在刻蚀工艺过程中将RF偏转施加到基材上的RF偏转电极。由气体供给源106供给的刻蚀气体可流过窗口110和下方气体分布板124之间的通道并通过板124中的气体出口进入内部102。反应器也可包括由板124延伸的圆柱形或圆锥形加热衬里126。
本发明工艺也可在平行板等离子体反应器如图5所示的反应器200中进行。反应器200包括具有内部202的腔,通过连接到反应器壁中的出口上的真空泵204而保持在所需真空压力。刻蚀气体可通过由气体供给源206供给气体而供给至淋浴头电极。中密度等离子体可在反应器中通过将来自RF源212的RF能量供给至淋浴头电极而产生且底电极或淋浴头电极可电接地并可将处于两种不同的频率的RF能量供给至底电极。也可使用其它电容耦合刻蚀反应器,如具有仅供给至淋浴头或上电极或仅供给至底电极的RF功率的那些。
在一个实施方案中,本发明提供了一种在刻蚀0.3μm和较小的高纵横比特征如导体线,通路和接点(包括在半导体基材上的介电、导电或半导电层中的自排列接点(SAC)之前等离子体刻蚀BARC层的工艺。在该工艺中,包含含硫气体和载体气体(例如,氩)的无O2气体混合物在等离子体刻蚀反应器中被激发至等离子体态。在刻蚀工艺过程中,BARC被吸附在BARC上的激发载体气体和SO2的组合所刻蚀,BARC中的H和C被通过撞击载体气体离子而从吸附SO2中释放的O2所刻蚀。
根据本发明,SO2的加入量有效地控制刻蚀气体化学的刻蚀速率选择性。即,如果使用包含SO2的刻蚀气体,SO2刻蚀BARC而不会各向同性地侵蚀上方光刻胶。刻蚀气体混合物优选包括惰性载体气体和可有可无的其它气体如HBr。氩是尤其有用的有助于SO2侵蚀BARC的惰性载体气体。其它惰性气体如He,Ne,Kr和/或Xe可用作惰性载体气体。为了保持等离子体刻蚀反应器中的低压,引入反应器的载体气体的量可处于低流速。例如,对于中至高密度等离子体反应器,氩可以25-300sccm的量供给至反应器。
为了提供各向异性刻蚀,有益地通过基材载体将RF偏转施加到半导体基材。例如,基材支撑物中的RF偏转电极在可使用功率约50-1000瓦以适当地RF偏转6,8或甚至12英寸晶片。
反应器压力优选保持在适用于支持反应器中的等离子体的水平上。一般来说,太低的反应器压力可导致等离子体消失,而在高密度刻蚀反应器中,太高的反应器压力可导致刻蚀光阑问题。对于高密度等离子体反应器,反应器优选在低于30mTorr,更优选低于10mTorr的压力下。对于中密度等离子体反应器,反应器优选在超过30mTorr,更优选超过80mTorr的压力下。由于在经历刻蚀的半导体基材上的等离子体限制,基材表面上的真空压力可高于反应器所设定的真空压力。
支撑正在进行刻蚀的半导体基材的基材载体充分冷却该基材以防任何光刻胶在基材上的燃烧,例如,保持基材低于140℃。在高和中密度等离子体反应器中,将基材支撑物冷却至温度-20至+80℃是足够的。基材支撑物可包括在其处理过程中用于将RF偏转供给至基材的底电极和用于夹持基材的ESC。例如,基材可包含在晶片和ESC的上表面之间的所需压力下通过供给氦而静电夹持并冷却的硅晶片。为了保持晶片处于所需温度,例如,0-100℃,He可在晶片和卡盘之间的空间中保持在压力2-30Torr下。
在处理半导体晶片的过程中,可以期望进行一个或多个以下步骤:BARC刻蚀,其中最好在使用薄光刻胶的同时保持临界尺寸(CD)并去除任何氧化物;SiLK通路刻蚀,其中最好留下1000埃SiLK;通过光罩刻蚀(氮化物),其中开口以对氧化物层的选择性被刻蚀到氮化物中;第二SiLK刻蚀,其中它最好保持具有光滑的正面和具有最低小面化的CD;和氮化物整饰刻蚀,其中刻蚀对氧化物,SiLK和铜具有选择性。
以上已描述了本发明的原理,优选的实施方案和操作方式。但本发明不应理解为局限于所讨论的特殊实施方案。因此,上述实施方案应该被认为是说明性的而非限定性的,且应该理解,本领域熟练技术人员可在不背离由以下权利要求所确定的本发明范围的情况下对这些实施方案作出改变。

Claims (20)

1.一种以对上方和/或下方层的选择性刻蚀有机抗反射涂层的方法,包括:
将半导体基材支撑在等离子体刻蚀反应器中,所述基材包括在下方层之上的有机抗反射涂层;
激发无O2刻蚀气体成等离子体态和刻蚀有机抗反射涂层中的开口,所述刻蚀气体包含SO2和载体气体。
2.权利要求1的方法,其中开口包括双波纹结构的通路,接点,和/或沟;或者开口包括门电极的导体线。
3.权利要求1的方法,其中有机抗反射涂层是其上具有图案化光刻胶的聚合物膜,所述刻蚀气体使光刻胶的侧刻蚀速率最小化以保持由光刻胶所确定的临界尺寸。
4.权利要求1的方法,其中等离子体刻蚀反应器包括ECR等离子体反应器,感应耦合等离子体反应器,电容耦合等离子体反应器,螺旋波等离子体反应器或磁控管等离子体反应器。
5.权利要求1的方法,其中等离子体刻蚀反应器包括其中平面天线通过介电元件将RF能量感应耦合到反应器中的高密度感应耦合等离子体反应器。
6.权利要求1的方法,其中载体气体是He或Ar。
7.权利要求1的方法,其中刻蚀气体进一步包含HBr。
8.权利要求1的方法,其中等离子体刻蚀反应器中的压力低于50mTorr和支撑基材的基材载体的温度是-20℃至+80℃。
9.权利要求1的方法,其中等离子体刻蚀反应器是具有天线和动力底电极的感应耦合等离子体反应器,所述天线被供给200-1000瓦RF能量和底电极被供给50-200瓦RF能量。
10.权利要求1的方法,其中SO2在流速5-200sccm下供给至等离子体刻蚀反应器。
11.权利要求10的方法,其中载体气体包含在流速5-150sccm下供给至等离子体刻蚀反应器的He或Ar。
12.权利要求11的方法,其中刻蚀气体进一步包含在流速5-150sccm下供给至等离子体刻蚀反应器的HBr。
13.权利要求12的方法,其中HBr和He的流速是10-50sccmHBr和50-150sccm He。
14.权利要求1的方法,其中刻蚀气体由SO2和He组成。
15.权利要求1的方法,其中有机抗反射涂层中的开口在导电或半导电层上开口,所述导电或半导电层包括选自掺杂和未掺杂多晶硅或单晶硅,铝或其合金,铜或其合金,钛或其合金,钨或其合金,钼或其合金,氮化钛,硅化钛,硅化钨,硅化钴和硅化钼的含金属层。
16.权利要求1的方法,其中开口是0.25微米或更小尺寸的开口。
17.权利要求1的方法,其中载体气体选自Ar,He,Ne,Kr,Xe或其混合物。
18.权利要求1的方法,进一步包括在刻蚀步骤过程中将RF偏转施加到半导体基材上。
19.权利要求1的方法,进一步包括在刻蚀步骤之后用金属填充开口。
20.权利要求1的方法,其中刻蚀步骤作为制造波纹结构的工艺的一部分进行,所述方法进一步包括以下步骤:形成光刻胶层作为遮蔽层,图案化该光刻胶层以形成多个开口和刻蚀步骤形成有机抗反射涂层中的通路或接点开口。
CNB02809056XA 2001-03-30 2002-03-21 等离子体刻蚀有机抗反射涂层的方法 Expired - Lifetime CN100358107C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/820,737 2001-03-30
US09/820,737 US6617257B2 (en) 2001-03-30 2001-03-30 Method of plasma etching organic antireflective coating

Publications (2)

Publication Number Publication Date
CN1505832A CN1505832A (zh) 2004-06-16
CN100358107C true CN100358107C (zh) 2007-12-26

Family

ID=25231592

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB02809056XA Expired - Lifetime CN100358107C (zh) 2001-03-30 2002-03-21 等离子体刻蚀有机抗反射涂层的方法

Country Status (8)

Country Link
US (1) US6617257B2 (zh)
EP (1) EP1374288A2 (zh)
JP (2) JP4813755B2 (zh)
KR (1) KR100883291B1 (zh)
CN (1) CN100358107C (zh)
AU (1) AU2002248539A1 (zh)
TW (1) TW546737B (zh)
WO (1) WO2002080234A2 (zh)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050269666A1 (en) * 2004-06-07 2005-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuses as programmable data storage
US20020003126A1 (en) * 1999-04-13 2002-01-10 Ajay Kumar Method of etching silicon nitride
KR100804873B1 (ko) 1999-06-10 2008-02-20 얼라이드시그날 인코퍼레이티드 포토리소그래피용 sog 반사방지 코팅
US6824879B2 (en) 1999-06-10 2004-11-30 Honeywell International Inc. Spin-on-glass anti-reflective coatings for photolithography
JP5038567B2 (ja) * 2001-09-26 2012-10-03 東京エレクトロン株式会社 エッチング方法
EP1472574A4 (en) 2001-11-15 2005-06-08 Honeywell Int Inc ANTI-REFLECTIVE COATINGS DESIGNED TO BE INSTALLED BY ROTATION FOR PHOTOLITHOGRAPHY
US6649532B1 (en) * 2002-05-09 2003-11-18 Applied Materials Inc. Methods for etching an organic anti-reflective coating
US6846741B2 (en) * 2002-07-24 2005-01-25 International Business Machines Corporation Sacrificial metal spacer damascene process
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
AU2003297861A1 (en) * 2002-12-23 2004-07-29 Tokyo Electron Limited Method and apparatus for bilayer photoresist dry development
US7344991B2 (en) * 2002-12-23 2008-03-18 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US6780782B1 (en) * 2003-02-04 2004-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-level resist structure and fabrication method for contact holes on semiconductor substrates
US6900123B2 (en) * 2003-03-20 2005-05-31 Texas Instruments Incorporated BARC etch comprising a selective etch chemistry and a high polymerizing gas for CD control
US8048325B2 (en) * 2003-03-31 2011-11-01 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US7202177B2 (en) * 2003-10-08 2007-04-10 Lam Research Corporation Nitrous oxide stripping process for organosilicate glass
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
US8053159B2 (en) 2003-11-18 2011-11-08 Honeywell International Inc. Antireflective coatings for via fill and photolithography applications and methods of preparation thereof
US7517801B1 (en) * 2003-12-23 2009-04-14 Lam Research Corporation Method for selectivity control in a plasma processing system
US6884715B1 (en) 2004-06-04 2005-04-26 International Business Machines Corporation Method for forming a self-aligned contact with a silicide or damascene conductor and the structure formed thereby
US20050285222A1 (en) 2004-06-29 2005-12-29 Kong-Beng Thei New fuse structure
US8222155B2 (en) * 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system
US7192863B2 (en) * 2004-07-30 2007-03-20 Texas Instruments Incorporated Method of eliminating etch ridges in a dual damascene process
US7361588B2 (en) * 2005-04-04 2008-04-22 Advanced Micro Devices, Inc. Etch process for CD reduction of arc material
US7358182B2 (en) * 2005-12-22 2008-04-15 International Business Machines Corporation Method of forming an interconnect structure
US20070238304A1 (en) * 2006-04-11 2007-10-11 Jui-Hung Wu Method of etching passivation layer
US8367303B2 (en) 2006-07-14 2013-02-05 Micron Technology, Inc. Semiconductor device fabrication and dry develop process suitable for critical dimension tunability and profile control
DE102006044591A1 (de) * 2006-09-19 2008-04-03 Carl Zeiss Smt Ag Optische Anordnung, insbesondere Projektionsbelichtungsanlage für die EUV-Lithographie, sowie reflektives optisches Element mit verminderter Kontamination
US8642246B2 (en) 2007-02-26 2014-02-04 Honeywell International Inc. Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof
US20090042399A1 (en) * 2007-08-08 2009-02-12 Brian Ashley Smith Method for Dry Develop of Trilayer Photoresist Patterns
JP4614995B2 (ja) * 2007-08-23 2011-01-19 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20090069122A (ko) * 2007-12-24 2009-06-29 주식회사 하이닉스반도체 반도체 장치의 제조방법
US20100051577A1 (en) * 2008-09-03 2010-03-04 Micron Technology, Inc. Copper layer processing
JP2010283095A (ja) * 2009-06-04 2010-12-16 Hitachi Ltd 半導体装置の製造方法
US8557877B2 (en) 2009-06-10 2013-10-15 Honeywell International Inc. Anti-reflective coatings for optically transparent substrates
JP5466889B2 (ja) * 2009-06-18 2014-04-09 東京エレクトロン株式会社 多層配線の形成方法
US8093153B2 (en) * 2009-12-18 2012-01-10 United Microelectronics Corporation Method of etching oxide layer and nitride layer
JP5685762B2 (ja) * 2011-03-07 2015-03-18 みずほ情報総研株式会社 プラズマ加工形状シミュレーション装置及びプログラム
US8864898B2 (en) 2011-05-31 2014-10-21 Honeywell International Inc. Coating formulations for optical elements
US8999838B2 (en) * 2011-08-31 2015-04-07 Macronix International Co., Ltd. Semiconductor devices and methods of manufacturing the same
CN102372250B (zh) * 2011-11-15 2015-02-18 苏州含光微纳科技有限公司 一种刻蚀金属钨材料的方法
US9105587B2 (en) 2012-11-08 2015-08-11 Micron Technology, Inc. Methods of forming semiconductor structures with sulfur dioxide etch chemistries
KR20150090495A (ko) * 2014-01-29 2015-08-06 세메스 주식회사 기판처리장치 및 방법
KR102377531B1 (ko) 2015-01-23 2022-03-22 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
EP3194502A4 (en) 2015-04-13 2018-05-16 Honeywell International Inc. Polysiloxane formulations and coatings for optoelectronic applications
CN106535461B (zh) * 2016-11-11 2018-03-16 合肥中科离子医学技术装备有限公司 医用超导回旋加速器谐振腔电容调谐装置及方法
US10157773B1 (en) * 2017-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having layer with re-entrant profile and method of forming the same
CN109804463B (zh) * 2019-01-02 2021-04-16 长江存储科技有限责任公司 用于形成双镶嵌互连结构的方法
CN110137073A (zh) * 2019-05-14 2019-08-16 中国科学院微电子研究所 一种各向异性刻蚀图形化聚酰亚胺层的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2673763A1 (fr) * 1991-03-06 1992-09-11 Centre Nat Rech Scient Procede de gravure anisotrope des polymeres par plasma.
US5721090A (en) * 1994-09-22 1998-02-24 Tokyo Electron Limited Method of etching a substrate
JPH10242127A (ja) * 1997-02-26 1998-09-11 Sony Corp 有機系反射防止膜のプラズマエッチング方法
WO1999021217A1 (en) * 1997-10-22 1999-04-29 Interuniversitair Micro-Elektronica Centrum Anisotropic etching of organic-containing insulating layers
US5914277A (en) * 1996-05-27 1999-06-22 Sony Corporation Method for forming metallic wiring pattern
CN1220485A (zh) * 1997-12-15 1999-06-23 日本电气株式会社 半导体器件的制造方法
WO1999034425A1 (en) * 1997-12-31 1999-07-08 Lam Research Corporation Etching process for organic anti-reflective coating
CN1225747A (zh) * 1996-06-05 1999-08-11 兰姆研究公司 包括设备组件例如等离子发生源、真空泵送设备和/或悬臂基片支承件的通用真空室

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013400A (en) 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
US5021121A (en) 1990-02-16 1991-06-04 Applied Materials, Inc. Process for RIE etching silicon dioxide
US5013398A (en) 1990-05-29 1991-05-07 Micron Technology, Inc. Anisotropic etch method for a sandwich structure
US5022958A (en) 1990-06-27 1991-06-11 At&T Bell Laboratories Method of etching for integrated circuits with planarized dielectric
EP0525942A2 (en) * 1991-05-31 1993-02-03 AT&T Corp. Integrated circuit fabrication process using a bilayer resist
US5269879A (en) 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
KR100264445B1 (ko) 1993-10-04 2000-11-01 히가시 데쓰로 플라즈마처리장치
JP3778299B2 (ja) 1995-02-07 2006-05-24 東京エレクトロン株式会社 プラズマエッチング方法
US5626716A (en) 1995-09-29 1997-05-06 Lam Research Corporation Plasma etching of semiconductors
US5910453A (en) 1996-01-16 1999-06-08 Advanced Micro Devices, Inc. Deep UV anti-reflection coating etch
US5827437A (en) * 1996-05-17 1998-10-27 Lam Research Corporation Multi-step metallization etch
US5773199A (en) 1996-09-09 1998-06-30 Vanguard International Semiconductor Corporation Method for controlling linewidth by etching bottom anti-reflective coating
KR100209698B1 (ko) 1996-10-11 1999-07-15 구본준 유기 반사방지막 식각방법
JPH10189543A (ja) * 1996-12-26 1998-07-21 Sony Corp コンタクトホールの形成方法
KR100232187B1 (ko) 1996-12-27 1999-12-01 김영환 반사방지막 식각방법
EP0903777A4 (en) 1997-01-21 2005-09-14 Matsushita Electric Ind Co Ltd CONFIGURATION FORMATION METHOD
JPH10209118A (ja) * 1997-01-28 1998-08-07 Sony Corp アッシング方法
US5780338A (en) 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
US6090304A (en) 1997-08-28 2000-07-18 Lam Research Corporation Methods for selective plasma etch
US6040248A (en) 1998-06-24 2000-03-21 Taiwan Semiconductor Manufacturing Company Chemistry for etching organic low-k materials
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
US6127089A (en) 1998-08-28 2000-10-03 Advanced Micro Devices, Inc. Interconnect structure with low k dielectric materials and method of making the same with single and dual damascene techniques
US6090722A (en) 1999-01-06 2000-07-18 International Business Machines Corporation Process for fabricating a semiconductor structure having a self-aligned spacer
JP2000353305A (ja) * 1999-06-11 2000-12-19 Sumitomo Metal Ind Ltd 有機膜エッチング方法、磁気ヘッドの製造方法及び磁気ヘッド
US6358842B1 (en) * 2000-08-07 2002-03-19 Chartered Semiconductor Manufacturing Ltd. Method to form damascene interconnects with sidewall passivation to protect organic dielectrics

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2673763A1 (fr) * 1991-03-06 1992-09-11 Centre Nat Rech Scient Procede de gravure anisotrope des polymeres par plasma.
US5721090A (en) * 1994-09-22 1998-02-24 Tokyo Electron Limited Method of etching a substrate
US5914277A (en) * 1996-05-27 1999-06-22 Sony Corporation Method for forming metallic wiring pattern
CN1225747A (zh) * 1996-06-05 1999-08-11 兰姆研究公司 包括设备组件例如等离子发生源、真空泵送设备和/或悬臂基片支承件的通用真空室
JPH10242127A (ja) * 1997-02-26 1998-09-11 Sony Corp 有機系反射防止膜のプラズマエッチング方法
WO1999021217A1 (en) * 1997-10-22 1999-04-29 Interuniversitair Micro-Elektronica Centrum Anisotropic etching of organic-containing insulating layers
CN1220485A (zh) * 1997-12-15 1999-06-23 日本电气株式会社 半导体器件的制造方法
WO1999034425A1 (en) * 1997-12-31 1999-07-08 Lam Research Corporation Etching process for organic anti-reflective coating

Also Published As

Publication number Publication date
JP4813755B2 (ja) 2011-11-09
TW546737B (en) 2003-08-11
CN1505832A (zh) 2004-06-16
US6617257B2 (en) 2003-09-09
JP2004528711A (ja) 2004-09-16
KR20040007480A (ko) 2004-01-24
AU2002248539A1 (en) 2002-10-15
KR100883291B1 (ko) 2009-02-11
JP2010219550A (ja) 2010-09-30
US20020182881A1 (en) 2002-12-05
WO2002080234A3 (en) 2003-05-01
WO2002080234A2 (en) 2002-10-10
EP1374288A2 (en) 2004-01-02

Similar Documents

Publication Publication Date Title
CN100358107C (zh) 等离子体刻蚀有机抗反射涂层的方法
CN1271688C (zh) 碳化硅的等离子体刻蚀
US6630407B2 (en) Plasma etching of organic antireflective coating
US6670278B2 (en) Method of plasma etching of silicon carbide
US6962879B2 (en) Method of plasma etching silicon nitride
CN1860595A (zh) 等离子体刻蚀低k有机硅酸盐材料的方法
US7470628B2 (en) Etching methods
US6297163B1 (en) Method of plasma etching dielectric materials
US20020142610A1 (en) Plasma etching of dielectric layer with selectivity to stop layer
WO2003107410A2 (en) Process for etching dielectric films with improved resist and/or etch profile characteristics
EP1010203A1 (en) Method for etching a conductive layer
US7584714B2 (en) Method and system for improving coupling between a surface wave plasma source and a plasma space
WO1999019903A1 (en) Oxide etch process using a mixture of a fluorine-substituted hydrocarbon and acetylene that provides high selectivity to nitride
JPH09172005A (ja) 窒化物に対して高い選択性を示すことができる、酸化物をプラズマエッチングする方法
KR20010099887A (ko) 유도-연결된 플라즈마 공정 시스템에서 고애스펙트비의미세 접점 에칭 공정
JP2002134472A (ja) エッチング方法、エッチング装置および半導体装置の製造方法
JPH07211696A (ja) ドライエッチング方法
KR20070020325A (ko) 유전체 재료 플라즈마 에칭 방법
KR20030075632A (ko) 플라즈마를 이용한 반도체 소자의 식각방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20071226