TW546722B - Method of plasma etching low-k dielectric materials - Google Patents

Method of plasma etching low-k dielectric materials Download PDF

Info

Publication number
TW546722B
TW546722B TW091106014A TW91106014A TW546722B TW 546722 B TW546722 B TW 546722B TW 091106014 A TW091106014 A TW 091106014A TW 91106014 A TW91106014 A TW 91106014A TW 546722 B TW546722 B TW 546722B
Authority
TW
Taiwan
Prior art keywords
scope
etching
patent application
reactant
layer
Prior art date
Application number
TW091106014A
Other languages
English (en)
Inventor
Si-Yi Li
Helen H Zhu
S M Reza Sadjadi
James V Tietz
Bryan A Helmer
Original Assignee
Lam Res Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Res Corp filed Critical Lam Res Corp
Application granted granted Critical
Publication of TW546722B publication Critical patent/TW546722B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

546722
漿蝕刻有機矽酸 鹽種製造積體電路時電
積體電路時普遍的需求為蝕刻開 材枓中的接觸點和引洞。這些 ，介 =氣化氧化啊未換雜的氧化怖 夕馱鹽玻堝例如磷酸硼矽酸鹽玻璃（BPSG)和磷酸鹽矽 破堝(PSG) ’摻雜或未摻雜的熱成長氧化矽，摻雜或： 雖的TE0S沈積氧化碎等。這些介電性㈣包括 或砷。孩介電質可置於導體或半導體層之上，例如多晶 矽，金屬如鋁、銅、鈦 '鎢、鉬或其等之合金，氮化物 氮化鈦’金屬矽化物如矽化鈦、矽化鉛、矽化鎢、矽化 ^ ^ ..... ’ 使用於蝕刻在氧化矽中開口的各種不同電漿蝕刻技術已 揭示於美國專利號 5,0 13,398 ; 5,0 13,400 ; 5,〇21 m ; 5,022,958 ； 5,269,879 ； 5,529,657 ； 5,595,627 ； 5,6 11,888 ； 和5,780,338。電漿蝕刻可在中密度反應器中進行，例如述 於’398號專利中之平行板電漿反應器之各室或述於，4〇〇號 專利中之三極管型反應器，或在高密度反應器中進行，例 如述於’657號專利中之感應偶合反應器。蝕刻的氣體化學 包括述於M21和·958號專利中的無氧、Ar、CHF3*可選擇 使用的CF4氣體混合物’述於W79號專利中的無氧、含氟 和氮氣體混合物，述於％27號專利中的和CO氣體混合 -5- 本紙張尺度適财國國家標準(⑽）A4規格(21Gx297公爱)
裳 訂
線 546722 五 、發明說明（ A7 B7 才分 ，、十、、 · 專禾 <於’400-號專利中的氧和CF4氣體混合物，述於，657號 "，中的氧、CF4和C：H4氣體混合物，及述於，888號專利中 的氣里昂（Freon)和氖氣體混合物。 裝 八=美國專利號5,736,457中述及單一和雙重的『鑲嵌式』 的=化衣私。在『單鑲嵌式』方式中，引洞和導體在分別 八兩又中开^成且其·中導體或引洞的金屬化圖案經触刻穿經 匕兒層，將金屬層填充至在介電層中的已蝕刻槽或引洞 且過量的金屬藉由化學機械研磨（CMP)或回蝕方法移 八$在『雙鑲肷式』方式中，引洞和導體的金屬化圖案在 二=層中蝕刻且在單一金屬填充和過量金屬移除方法中將 金屬層填充至已蝕刻的槽和引洞開口。 ㈣中ώ度電漿反應器係在較高的槽壓力下操作且對蝕刻氣 的解離程度比高密度電漿反應器低。例如，在中密 度见忒反應器中，例如之蝕刻氣體依如下步驟解離： 訂 線 ”〜。外8- CF2-CF+F。由於此種逐漸式解離，其可能 兑到介4層的咼蝕刻速率和例如光阻劑之覆蓋層或例如蝕 」^止層足底層的低蝕刻速率。此類蝕刻速率的比率稱之 為『蝕刻選擇比』且高選擇比率可在中密度電漿反應器在 怀使如嘀點，引洞和導體圖案完全蝕刻時得到。相對地， 在f密度反應器中，由於幕罩層和蝕刻停止層的較高蝕刻 以千"Π使蝕刻氣體的瞬時解離導致低的選擇比。例如，在 高密度電漿反應器中，直接解離為自，而高含量 的自由F會造成此種幕罩層及/或蝕刻停止層的迅速蝕刻使 独到選擇比變得無法接受地低。
546722 A7
一種多層垮構氮化矽的電漿蝕刻製 、 申a安p P 〇AQ〇/1 η Λ q 衣％已揭不於歐洲專利 申刪40 A2。依據該文獻 化合物氣體，（亦即CF4, c2F6, 親 ^FCH F , PR P . C3F8)，10_30體積。/。氫源 c〇 3 2) ’和4〇_7〇體積％弱氧化劑（亦即 人^0：，02^氣體經激發形成高密度電㈣即高 : …離子密度)，及該電榮使用於姓刻位榻 具和乳化物或光阻劑覆蓋層之間的氮化物層。 美國專利號6，1 5 3,5 14揭示一種开< 点白〜从 枰u “八,、 成仃排列雙鑲嵌式結 乃法’其包"較低導體層(例如銅或鋼合金），第—紐 刻停止層（例如氮化矽），第一介兩 弟；丨弘層（例如低k的介電材科 且其中叫第二蚀刻停止層(例如氮化外第…： (例如低k的介電材料），硬質幕罩層（例如氮化石夕），及= 化光阻劑層以提供穿經第二介電層之部件。依據此專利-硬暴罩層的氮化物以CHF鳥蚀刻，第二介電層以n". 或Ν·，/Η2蝕刻，第二蝕刻停止層以CHFVN2蝕刻，及第—2八 質層以C4Fx/Ar/〇2/C〇蝕刻。美國專利號5,6n,8s8揭示一 2 使用丨0-20 sccm氟里昂23 (CHF3)和7〇_n〇 sccm 〇2混種 行電漿蝕刻氮化矽的方法。 4地 美國專利號6，156,642揭示一種雙鑲嵌式結構，其中之" 把么貝包括金屬化底邵層（例如鋼），頂層（例如气； 矽），介電層（例如氧化矽或其他低k材料），覆蓋溝槽虱七 洞孔側壁之共形層（例如鈦，氮化鈦，姮，氮化姮，^勺 鎢），及非活化層（例如氮化矽或碳化矽）。美國專== 6. I 43、64 I揭示一種在積體電路結構中的雙鑲嵌式結構，玩
裝
-7- 包括在底層導體材料; 一 寸（例如銘或銅）之上的金屬間介電材料 (例如二氧化矽），在絲4 、 τ 仕，.二銅填无的雙鑲嵌式引洞結構之已 光ί則璧上的黏著層（例如Ti ^ 曰⑴如Ti，TlN，Ta)，阻障金屬或氮化 層’和包括低k的介雷姑# ^ 私材枓，二氧化矽和氮化矽的頦 層。 美國專利號6,090,〇〇4揭示一種在雙頻率電聚反應器 繼姓刻半導體基質的方法，其中第一射頻(rf)源經由 與RF相符的網絡偶合至頂部噴淋頭電極，及底部 龙
上置有半導體晶圓）經由第二個相符網絡偶合至第二〃 源。 一KF 美國專利號5,786,276揭示一種使用CH3F/cf為組合和 CFhh/CFVO2組合且存有氧化矽時意圖進行選擇性氮化石、 4化學品下游蚀刻技術。 、 I當元件的幾何學愈變愈小之時，對於高的㈣選擇比哈 求益為殷切以便於達到例如有機矽酸鹽玻璃之介電層中: 且窄開口的電漿蝕刻。因&，在電漿蝕刻技術領域；有： 要提供鬲的蝕刻選擇比及/或達到深且窄的 。込 。更甚 者’尚度需求者為達到此種開口幾何學而不使 凹陷。 更開口〈侧壁 發明概要 本發明係提供一種使用於電漿蝕刻有機矽酸鹽坡璃屉 選擇性覆蓋及/或底部介電層之方法，其包含之步鄄：q ^ 半導體基質導入電漿蝕刻室中，對該室供給盔氧L為知 ”，、羊L孓蝕刻气 體且激發該蝕刻氣體成為電漿狀態，及以電漿 礼 乂接唧有機石夕 -8- 546722 A7 _______B7 五、發明説明（5 ) 飯鹽玻璃層的已曝光部位進行在有機矽酸鹽玻璃層中開口 的蝕刻。該蝕刻氣體包括至少一種氮反應物，至少一種碳 氟化合物反應物，及可選擇使用之鈍性載氣’供給該碳氟 化合物反應物和氮反應物至該室之流速為碳氟化合物反應 物之成速低於氮反應物之流速。 依據本發明的一個範圍，底部及/或覆蓋之介電層包含 摻雜或未摻雜氧化物膜，氮化矽膜，碳化矽膜，或其等之 組合。開口可包含相當於導體圖案，引洞開口或接觸點開 口的槽。該等開口可在底部及/或覆蓋之介電層中進行蝕 刻政使具有至少3 : 1的深寬比。蝕刻氣體可包括以CxF、Hz 代表（含氫及/或不含氫之碳氟化合物反應物，其中X至少 為丨，y至少為1及z為等於或大於〇。例如，碳氟化合物反 應物可選自C^8 ’ CJs，hf：6及的族群。半導體 基質可包括電導體或半導體層，例如含金屬層且係選自包 含A卜A1合金，Cu，Cu合金，丁丨，丁！合金，摻雜或未挣雜 之多晶形或單晶形矽，TiN，Tiw，M〇，Tj、w、及/或 Μ o的矽化物或其等之合金等。 本發明方法可蝕刻之開口為〇3〇微米，尤其為〇25微米 或更低尺寸的開口且使用包含CxF、.Hz之碳氟化合物反應 物，其中X為1至5 ’ 乂為1至8及2為〇至3。其中的例子為碳 氟化合物反應物可包含以CnFm代表之不含氫碳氟化合物， 其中η為4或更高及mg6或〃更高，及可選用之以C\FyHz代表 足含氫碳氟化合物反應物，其中乂為1或更高，》,為丨或更高 及Z為至少I。所選擇使用的載氣可選自包含Ar，He，Ne， -9 - 本纸張尺度適财g 0家標準(CNS) A4規格( χ 297公爱) 546722
五、發明説明（ kl ’ Xe或其’之混合物。在單-晶圓電漿蝕刻室中加工 一〇〇,米。叩圓時，碳氟化合物氣體流速可為氮氣體流速之 …土 1 )Q/〇。列如，所供給之碳氟化合物反應物流速為夕至 30 SCCm，供給至電漿反應器内之氮反應物流速為50至300 供給至«反應器内之魏化合物反應物流速為15 土 1〇0 SCCm ’及供給至電漿反·應器内之所選擇使用之載氣 流速為 10 至 5〇〇qr'rm。甘 rb、，， 土sccm。其中之例子為所供給之C5F8，叱和 Αι流速為 10 至）5 seem > 土 sccm，）〇土〕00 sccm，和 50至 3〇〇 sccm。 在另一個例子中所供认+ r F r^T? ττ γ尸/r伢、.、。〜C4F8，CF2H2，N2和Ar流速為2至 2〇 SCCm ’ 2 至 3〇 SCCm，50 至 300 seem，和 50 至 300 sccm。 於蚀咖段的期間，在中密度電漿反應器的案例中，電聚 反應器較佳係維持在真空壓力為5至500 mT(m.，更佳為15〇 者以金屬填充開口。本發明方法之步驟亦包括在基質上形 成先阻刎層’圖案化光阻劑層以形成複數的開。，接著蝕 刻在所Μ氧化層中導體線條、弓丨洞或㈣ 化圖案。 蜀 圖式簡述 慨不圖’圖la表示預蝕刻情形，圖丨b表示引洞已完成 蝕刻的蝕刻後情形，圖1顧 一 „ •…不4結構為了溝槽蝕刻的再圖 采化，及圖Id顯示溝槽已完成蝕刻的蝕刻後情形· 圖:“顯示可使用本發明方法姓刻的先姓刻溝槽雙鑲嵌 —概不圖’圖2a顯示預㈣情形，圖邮示溝槽己完成 -10- 本紙張國家標极—S) A4規格(210X297公爱了 546722 A7 B7 五、發明説明（ 蚀刻的触刻後情形，圖2c顯示該結構為了引洞蝕刻的再圖 案化，及圖2d顯示引洞已完成蝕刻的蝕刻後情形； 圖3a-b顯示可使用本發明方法蝕刻的自行排列雙鑲嵌結 構概不圖，圖3a顯示預蝕刻情形，圖3b顯示溝槽和引洞已 完成敍刻的蚀刻後情形； 圖4顯示可使用於施行本發明方法之感應偶合高密度電 漿反應器概示圖；及 圖5顯示可使用於施行本發明方法之中密度平行板電漿 反應器概示圖。 本發明詳述 —本發明提供一種半導體的製造方法，其中可在有機矽酸 鹽破璃層中進行電漿蝕刻開口的同時亦提供底部及/或覆 K氧化物層所需的選擇性蝕刻，其中底部及/或覆蓋之 乳化物層例如為二氧化矽，氮化矽，碳化矽和光阻劑材 料。此種選擇性對於製造一或多種有機碎酸鹽玻璃層併至 ^層、4構中的鑲嵌式結構時引起極大的關注。纟製造積體 私路時’於製造涊等結構期間，例如接觸點，弓丨洞，道蝴 線條等等的部件係在例如氧化物*有機碎㈣玻璃層= 電材枓中進行触刻。本發明克服了前案蚀刻技術中的困 難，即在两業應用時在有機石夕酸鹽破璃與底部及#覆言 的介電7光阻劑之間具有過低的選擇性。此種選擇性^ 可使用降低介電/光阻病丨厣挪〜 ^ 尤丨J層蝕刎速率的蝕刻氣體化學而得 1/1 \x\il ''i. 〇 ^ 依據本發明的一個範圍 其提供單一或雙重鑲嵌式蝕刻
裝 訂
546722 五、發明説明（ 製程’其中输酸鹽玻璃之钱刻為 幾 學比至少1.8微米的蝕列深声日古祕 飞更低夬何 、 x，木度且有機矽酸鹽坡璃：光阻為丨
《蝕刻選擇比為大於5.丨。製 "，J 遲，因此可進行多層介泰 ΛΚ1Ε^ 曰；丨私月豆的蝕刻應用且足以製造雙鑲嵌 式7L件。 的示：據本發明如何進行先-刻引洞雙鎮姆 …不思圖。圖la顯示預蝕情形，其中相當 開 口丨〇在光阻劑幕罩層12Φ弗占 甘b、，， 八 中^成，其中琢光阻劑幕罩層丨2係 直於，-介電層U如氧化石夕，第一停止層16如 二介電層丨8如氧化石夕，帛二停止層2〇如氮化石夕，和基質22 乂“夕0g圓的堆®《上。圖lb顯示蝕刻後之結構，並中開口 1〇延仲㈣介電層14，丨8和第—停止層丨6直至第1停止層 20 1 顯不暴罩層再圖案化溝槽24之後的結構。圖順 不蝕刻後的結構，Λ中第一介電層14蚀刻深達第_停止層 1 6 〇 .圖2 a - d顯示依據本發明如何進行先蝕刻溝槽雙鑲嵌技構 賴丨示意圖。圖2a顯示預蚀情形…相當於溝螬之開 口 3〇在光阻劑幕罩層32中形&，其中該光阻劑幕罩層37係 置於第-介電層34如氧切，第一停止層％如氮化:，第 二介電層鳥氧切，帛二停止層4Q如氮切，和基㈣ 如矽晶圓的堆疊之上。圖几顯示蝕刻後之結構’丈$門口 3〇延伸穿過介電層34直至第一停止層36。心顯;幕^層 再圖案化引洞44之後的結構。圖2d顯示蚀刻後的結構，其 中第二介電層38蝕刻深達第二停止層4〇。 __________ -12- 本紙張尺度適财S g家標準(CNS) A4規格(2ΐ〇ϋΤ^ 546722 A7
圖3a-b顯示依據本笋 ~ 奂明如何以單一步騾進行雙鑲恭社嫌 的蝕刻示意圖。圖_ _ 又表欺結構 · 颂不預蝕情形，其中相當於溝_ 士開 口 ：)〇在光阻劑幕罩層5 再h〜開 栗、^ 人 中形成，其中該光阻劑幕罩層52係 置於弟一介電層5 4 ‘氛7丨 曰）2你 如虱化矽，第一停止層56如氮 二介電層58如氧化矽 μ . 人石夕，弟 弟一停止層60如氮化矽，和其砰 如矽晶圓的堆Α夕μ 4 4丞貝62 二 且 。為了在單一蝕刻步驟中對穿絲篇一 停止層56的引洞進行蝕 ..L ^ ^ ^ 、工弟 丁蚀刻罘一停止層％包括開口 64。圖
2b顯示姓刻後之紐搽 甘 H 現〜…構，.其中開口 5〇延伸穿過介電屏&直二 第一停止層56且開口 64延伸穿過第二介電層58直^第二ρ 止層6〇。此種排列可稱之為『自行排列雙鑲嵌式』結構。丁 本發明万法可應用於㈣各種不同介電層，例如接雜的 氧化碎如氟化氧切（FSG)，未摻雜的氧化石夕如二氧化 石卜/轉式塗佈介電材料（观），碎酸鹽玻璃如磷酸I朋石夕 酲鹽玻墒（BPSG)和磷酸鹽矽酸鹽玻璃（pSG)，摻雜或未摻 維的熱成長氧化矽，摻雜或未摻雜的丁E〇s沈積氧化矽， 低k介電質且包括有機性聚合材料等。該等介電性摻質包 括硼，磷及/或坤。該介電質可置於導體或半導體層之 上，例如多晶形矽，金屬如鋁、銅、鈦、鎢、鉬或其等之 口金’氮化物如氮化鈥，金屬矽化物如矽化鈦、碎化姑、 矽化鎢、矽化鉬等。 電漿可在各種不同類型的電漿反應器中製造。此類電紫 反應為典型地具有能量源且可使用能量，微波能量， 磁場等來生成中至高密度的電漿。例如，高密度電漿之生 成可源自售自LAM研究公司的變壓偶合電漿（TCpTM)其亦 ___-13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 546722 A7 B7 五、發明説明（1〇 ) 稱為感應偶合電漿反應器，電子迴旋共振（ECR)電聚反靡、 器，螺旋式（helicon)電漿反應器，或相似者。一種可以提 供南名'度電痕的南流動電聚反應為例子已揭示於丑有白勺美 國專利號5,820,261 ’其中之揭示將併於本文用為參考。電 漿亦可在平行板蝕刻反應器中生成，例如述於共有的美國 專利號6,090,304中的雙頻率電漿蝕刻反應器，其中之揭示 將併於本文用為參考。 本發明方法可進行於感應偶合電漿反應器，例如示於圖 4的反應器1 00。該反應器1 00包括内部1 〇2，且係利用與在 反應器較低壁面之出口 104相連接的真空泵維持在所需的 真空壓力。蝕刻氣體可供給至噴淋頭裝置，其可利用由氣 體供給106將氣體供給至在介電窗丨10底部附近延伸出之噴 混1 〇8。咼密度電漿可在反應器中生成且係利用由RF源^ ^ 2 供給RF能量至外部的RF天線1 1 4，例如在反應器頂端之介 電窗1 1 0外側具有一或多個匝數之平面螺狀線圈。該電漿 生成源可為組件安裝配置（modular mounting arrangement)的 一郢份且係以緊密真空方式移動式安裝在反應器上端。 半導體基質1 1 6，例如晶圓，置於反應器之内且在由反 應為側璧延伸出的組件安裝配置移動式承載的基質座 1 1 8 ’例如懸臂卡盤配置，之上。基質座丨丨8是在以懸臂方 式安裝的承載臂的一端，因此整個基質座/承載臂組件可 藉由將組件通經在反應器側壁的開口而由反應器中移出。 基質座1 1 8可包括一個卡盤設備，例如靜電卡盤12〇，且該 基質可由介電聚焦環122所包圍。卡盤可包括一個RF偏壓 ____ -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董) 546722 A7 B7 五、發明説明（ 11 U極’其ir、像用在I虫刻製程期間施加偏壓至基質。由 氣體供給106輸出的蝕刻氣體會流經在窗丨1〇以及底部氣體 分配板124之間的通道並經由板124中的氣體出口進入内部 102。該反應器亦可包括由板124錐形延伸出的加熱襯墊 126。 土 本發明方法亦可進行於平行板電漿反應器，例如示於圖 5的反應器200。該反應器200包括内部2〇2，且係利用與在 反應器璧面之出口 204相連接的真空泵維持在所需的真空 壓力。蝕刻氣體則由氣體供給206將氣體供給至噴淋頭電 極。中密度電漿可在反應器中生成且係利用由 給RF能量至噴淋頭電極和底部電極，或將該噴淋頭電 電接地且將兩種不同頻率的RF能量供給至底部電極。 在一個具體實施例中，本發明提供一種電漿蝕刻 米及更小深寬比部件之方法，該等部件例如為在半導體 質上介電層中之導體線條，弓卜洞和包括自行排列接觸 (SAC)的接觸點。在該方法中，含有碳氟化合物，氧和 選擇使用氣體如載氣（例如氬）的氣體混合物在電漿蝕刻 應器中激化為電漿態使碳氟化合物和氧反應物為至少地 份解離。在蝕刻製程期間，介電層之蝕刻係利用氟和步 一些自由F反應，藉此降低幕罩及/或停止姓刻層的蚀^ 率。氧可以對欲_的介電材料姓刻速率以及例如氮化 的底層及/或例如光阻劑的覆蓋層之間提供所需水^的 擇性，同時可提供平衡㈣合物累積因此可充份地保沒 蝕刻部件的侧壁以避免過量聚合物累積所造成之小撮^ β 裝 訂
線 -15- 546722
五、發明説明（ 12 wQff)和㉞料止的問停止尤其是在 產生太多聚合物的氣體化學對例如氧化矽的介電材料a 電漿蝕刻深和有開口時最[广1 “才枓進行 ^ 取大的問逑，也就是在開口的嗲八 物系積致使無法進行氧切的進〜步_。在本 = 中’聚合物的累積可利用蚀刻氣體混合物中的氧碎裂^ 物的協同效應而降低。#立 .T 3 $甚者’為了保留所蝕刻部件的 見叫氧可以將_開口側壁上的聚合物累積足夠地： P.,:因免過量聚合物累積在側壁上而造成受蚀刻開口夕 的小板聚集』以及無法將開口完全蝕刻至所需深度。 t據本發明，氧的加入數量為可以有效地控制蝕：氣r 裝 化學：蝕：選擇比。亦即，t所使用之蝕刻氣體含有氧 -或多種碳氟化合物氣體時，氧可以有效地掃除由電 碳氣化合物所解離出的自由F。這些自由F會撞擊各層1 訂 如幕罩和蝕刻停止層，造成低的蝕刻選擇比。然而，以滴 當水平供給氧可能會掃除足夠數量的自由F，肖此增力^ 擇比。供給至電㈣刻反應器的最佳數量的氧為足以掃$ 線 目由F的數I且藉由與在蝕刻開口底部的聚合物反應來避 尤蝕刻停止。對於中密度電漿反應器，本發明的有利效應 的達到可以藉由供給氧反應物和碳氟化合物反應物至電漿 蝕刻反應器内且氧反應物對碳氟化合物反應物的流速比 為1.5或更低。
蝕刻氣體混合物可選擇性地包括其他氣體，例如氮及/ 或惰性載氣。氬是一種尤其有用的惰性載氣，其可輔助氟 撞擊例如氧化矽的介質材料。然而，其他的鈍氣，例I •16- 546722 A7 ___^_ B7 五、發明説明（13 )
He，Me，Kr^ /或Xe，亦可使用為惰性載氣。為了維持電 漿姓刻反應器中的低壓力，導至反應器内的載氣數量可為 低泥速。例如，對於中度至高密度電漿反應器，氬供給至 反應器内的數量為25至300 sccm。較佳為載氣可以有助於 介電體蝕刻速率，例如由於氧化物的濺鍍使氧化物的蝕刻 速率增加。 碳氟化合物較佳包含CxFyHz，其中X至少為！，y至少為i 及z為等於〇或更大，例如cf4，C3F6，C3F8，C5F8，， C2F6，CH2F5，c2hf5，CH3F，CH2F2等。雖然含有碳氟化 合物的氫相當容易聚合，但可藉由協同性併用氧反應物和 姣氟化合物反應物而控制聚合程度以達到深及窄的開口。 欲供給至電漿反應器内的碳氟化合物氣體數量應足以達到 所需的聚合程度。在一個例子中，分別供給氧和碳氟化合 物反應物之流速為5至100 sccm，及較佳為15至5〇 ， 及最佳為20至40 sccm。在一個例子中，對於〇25微米直徑 的接觸點開口，當CxFyHz的供給為1〇至50 ^⑽時，氧反應 物流速的範圍為由1〇至50 sccm，且如果供給氬時其範圍 為由50至500 sccm。對於熟於此藝者顯而易知者為，各種 不同氣體的流速依不同的因素而定，例如電聚反應器的類 型，電力的設定，反應器中的真空壓力，電榮源的解離速 率等。 、本發明方法可有用地得到至少為5:1的極高深寬比，該 方法尤其有用地為對於開口小於〇 3微米，車交佳為低達〇 ι8 及更低時，可得到深寬比為高達1〇:1。例如，對深度高於 •17- 546722 A7 B7 五、發明説明（14 ) 2,1微米的0.25微米直徑開口，可能得到相當直的壁面。為 了i供非等向性蝕刻，有利者為利用基質座供應RF偏壓 給半導體基質。例如，對於6、8或甚至12吋晶圓，在基質 座中RF偏壓電極可供給予能量級數50至1000瓦特至足夠之 RF偏壓。 反應器壓力較佳係維持在適合於延續反應器中電漿的水 平。大體上，過低的反應器壓力會導致電漿熄滅，然而在 高密度蝕刻反應器中過高的反應器壓力會引起蝕刻停止的 問題。對於高密度電漿反應器，該反應器較佳之壓力為低 於30 mTorr，更佳為低於10 mTorr。對於中密度電漿反應 器，該反應器較佳之壓力為高於30 mTorr，更佳為高於80 mTorr。由於電漿在進行蝕刻時限制在半導體基質上，在 基質表面的真空壓力可高於反應器所設定的真空壓力。 承載半導體基質的基質座在進行蝕刻時較佳為使受質足 夠地冷卻以避免燒毀在基質上的任何光阻劑，例如將基質 維持在低於14(TC。在高和中密度電漿反應器中，需將基 質座充份地冷卻至-20至40 °C的溫度。該基質座可包括底 部電極係使用於在製程期間供給RF偏壓予基質，及使用 於將基質定位之ESC。例如，基質可包含矽晶圓，其係在 所需壓力下在晶圓和E S C表面之間藉由供給氣將之靜電式 固鎖及冷卻。為了維持晶圓在所需之溫度，例如0至100 °C，在晶圓與卡盤之間的空間中，He維持在10至30 Ton·的 壓力。 本發明方法尤其適用於蝕刻通經氧化矽至底層導體或半 -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 546722 A7 B7 五 發明説明（15 ) 導體層的深县窄開口。此層可為金屬如A：l、Ti、Cu、Mo 或其等之合金，金屬氮化物如氮化鈥，摻雜或未摻雜之多 晶形或單晶形矽，金屬矽化物如矽化鈦、矽化鎢、矽化 始、碎化鉬等。在氧反應物為純氧的情況下，底層導體材 料無需排除與氧相接的材料，例如氮化矽，這是因為氧反 應物係以與碳氟化合物反應物相當的速率供給至反應器以 避免其過度撞擊氮化矽。 下列表1顯示使用雙頻率電漿蝕刻反應器進行氮化矽層 蝕刻的結果，其中反應器條件之設定如下：200 mTorr反 應器壓力，500瓦特27 MHZ和100瓦特2 MHZ電力，20至40 °C電極溫度，60秒蝕刻時間，且列於表中之各種不同的蝕 刻氣體化學。氮化物和氧化物層的蚀刻速率係由9-點/晶 圓魯道夫（Rudolph)(橢圓對稱法）測量計算而得。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 546722 A7 B7 五、發明説明（16 ) 表1
Ru ch3f chf3 02 Ar/N2 氮化物 氧化物 氧化物：氮化物 選擇比 η (seem) (seem) (seem) (seem) (A/min) (A/min) 1 40 30 10 200/200 624 910 0.69 2 0 60 50 0/200 1668 825 2.02 3 0 60 10 0/0 1058 1488 0.71 4 5 60 50 200/0 2300 991 2.32 5 0 60 10 200/200 1027 923 1·11 6 40 30 10 0/0、 dep. Dep. ΝΑ 7 40 30 50 200/0 1160 283 4.10 8 40 60 10 0/200 dep. dep. ΝΑ 9 0 30 10 200/0 1421 728 1.95 10 20 45 30 100/100 984 1418 0.69 11 0 30 50 0/0 1839 1049 1.75 12 40 60 50 0/0 902、 489 1.84 13 20 45 30 100/100 985 1434 0.69 14 0 30 50 200/200 458 585 0.78 … 15 40 60 10 200/0 dep. Dep. ΝΑ 16 0 30 10 0/200 833 444 1·88 17 40 30 50 0/200 1026 1158 0.89 18 40 60 50 200/200 1082 1519 0.71 19 0 60 50 200/200 922 813 1.13 20 0 60 50 450/0 1648 939 1.76 21 40 0 50 200/0 1215 28 43.4 22 40 0 50 200/0 1225 29 42.2 23 20 0 25 200/0 756 18 42.0 24 20 0 15 200/0 851 88 9.67 25 25 0 20 200/0 865 50 15.12 『dep.』表示該方法造成沈殿 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 546722 A7 B7 五、發明説明（17 ) 表2顯示使_用雙頻率電漿蝕刻反應器進行具有連續層的 矽晶圓蝕刻的結果，連續層係為5200A光阻劑幕罩層， 600AARC，1500A 氧化物，400A 氮化物，700〇ASilK，和 400A氮化物，其中反應器條件之設定如下·· 150 mTorr反 應器壓力，500瓦特27 MHZ和100瓦特2 MHZ電力，20至40 °C電極溫度，如下所示之各種不同蚀刻氣體化學進行6 〇秒 蚀刻時間：150 mTorr，200 seem Ar，25 seem 〇2，第一次 測試 20 seem CH;F，150 mTorr，200 seem Ar， 13 seem 〇2，第二次測試 20 seem CH3F，150 mTorr，200 seem Ar， 20 seem 〇2，第三次測試 25 seem CH3F ; 150 mTorr，200 seem Ar，20 〇2，25 CH3F，5 seem CHF3，第四次測試 5 seem CHF;，和 200 seem Ar，20 〇2，第五次測試 25 CH3F。 表2
Ru η o2/ch3f 流速 氮化物 (A/min) 氧化物ER (A/min) PRE/R (A/min) Silk ER (A/min) 氮化物了氧化物 選擇比 1 1.25 756 18 3194 2374 42 2 0.65 ~1000 ~100 1681 1308 〜10 3 0.8 1149 34 33.8 4 0.8 1579 155 10.2 5 0.8 851 45 7.6 在半導體晶圓加工期間，其可能需要進行一或多次的下 列步驟·· ARC/引洞幕罩（氮化物）蝕刻其中需要使用薄的光 阻劑維持線寬（CD)及移除任何的氧化物，SilK引洞蝕刻其 -21- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 546722 A7 B7 五 發明説明（18 ) 中需要留下lQOOASilK，通經幕罩蝕刻（氮化物）其中所蝕刻 之開口通過氮化物及選擇性的氧化物層，第二次SilK蝕刻 其中需要維持CD的前面光滑且具有最小的削面 (faceting)，及氮化物拋光蝕刻其中該蝕刻係對氧化物、 SilK和銅具選擇性。 前文中已敘述本發明的原則，較佳具體實施例和操作模 式。然而，本發明不應認定為限制在所討論的特定具體實 施例中。因此，上文中所述之具體實施例應視為說明而非 為限定，且宜注意者為由熟此於此藝者所得到之具體實施 例變更並未偏離本發明於下列申請專利範圍中所定義之範 圍。 - 22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）

Claims (1)

  1. 種藉對底部及/或覆蓋介電層具選擇性之蝕刻有機矽酸 4層疋方法，其包含之步騾為： k基質導入電漿蝕刻室中，該半導體基質具有 機矽酸鹽層和底部及/或覆蓋之介電層； 1弘水蝕刻室供給無氧之蝕刻氣體且激發該蝕刻氣體 成為電裝狀態，_氣體包含至少一種氮反應物，至 =種碳氟化合物反應物，及可選用之載氣，供給該碳 ::合物反應物和氮反應物至該室之流速為碳氟化合物 愿物之沭速低於氮反應物之流速； 以電漿接觸有機矽酸鹽層的 酸躏靥士 M q j c _先邰位進仃在有機矽 裝 八=中開口的蚀刻同時提供有 介電層蚀刻速率的姓刻選擇比為至少約5。 车對 2.根據申請專利範圍第1項之方' 戋夫松唯的〃 A 其中介電層包含摻雜 訂 次未摻雜的虱化矽膜，氮化矽膜 合。 灭化石夕^，或其組 J.根據申請專利範圍第1項之方法，並二 合物反應物係以CxFvHz代表，复中…土少一種碳說化 及z為等於或大於0。 、 土 ^為1，y至少為1 4.根據申請專利範圍第1項之方 的深度為足以提供深寬比為至少3.二μ等開口所蝕刻 5·根據申請專利範圍第丨項之方法，其中、^ 化合物反應物包含C5F8，C4Fs，rP 〜土 ^一種碳氟 物。— Qh，CF2H2，及其混合 6.根據申凊專利範圍第1項之方， ，、中有機矽酸鹽層置 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董） 546722 A8 B8 C8 --— _ D8 、申請專利範圍 於電導體埤半導體層之上，其中電導體或半導體層包含 含金屬層且係選自包含摻雜或未摻雜之多晶形或單晶形 石夕’铭或其合金’銅或其合金，鈦或其合金，鎢或其合 至’麵或其合金’氮化鈒，矽化飲，矽化鎢，矽化始， 及矽化鉬。 7. 根據申凊專利範圍第之方法，其中該等開口為〇 25微 米或更低尺寸的開口。 8. 根據申請專利範圍第丨項之方法，其中之至少一種碳氟 化合物反應物之組成實質地為以CnFm代表之不含氫碳氟 化合物’其中η為4或更高及㈤為6或更高，及可選用之以 CXFVHZ代表之含氫碳氟化合物反應物，其中X為1或更 高’ y為1或更高及Z為至少2。 9. 根據申請專利範圍第1項之方法，其中蝕刻氣體包括選 自包含Ar，He，Ne，Kr，Xe或其混合物之載氣。 10. 根據申請專利範圍第1項之方法，其中電漿反應器包含 雙頻率平行板電漿反應器，其具有噴淋頭電極和承載基 質的底部電極，該底部電極可供給予兩種不同頻率的RF 能量，或菽噴淋頭電極供給予第一頻率的RF能量且該底 部電極供給予大於第一頻率的第二頻率RF能量。 11. 根據申請專利範圍第1項之方法，其中碳氟化合物反應 物對氮反應物之流速比率為25%或更低。 12_根據申請專利範圍第1項之方法，其中供給至電漿反應 為内之灰氣化合物反應物流速為3至30 seem，及供給至 電漿反應器内之氮反應物流速為50至300 seem。 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546722 A8 B8
    u =據申請專利範圍第1項之方法，其進一 步驟期間施加RF偏極至半導體基質。 根據申請專利範圍第1項之方法，其進— 步驟之後以金屬填充開口。 v包含在I虫刻 v包含在4虫刻 b根據申請專利範圍第旧之方法，其中進行 為製造鑲嵌式結構方法的其中一部份。 一係、 16.根據申請專利範圍第！項之方法，其進—步包人、^ =成光阻劑層做為幕罩層’圖案化光阻劑層二： 勺開口，及進行i虫刻步驟而在有機石夕 洞或接觸點開口。 形成弓丨 其中所形成之開口具 其中蝕刻氣體實質地 ’ 乂及 Ar。 17. 根據申請專利範圍第1項之方法， 有深寬比為至少5 : 1。 18. 根據申請專利範圍第1項之方法， 含有 C5F8，1\12及 Ar，或 C4F8，CF2H2 19·根據申請專利範圍第β之方法，其中在蚀刻步驟期間 電漿反應器之壓力為50至500 mTon·。 根據申i青專利範圍p項之方法，丨中半導體基質包含 矽晶圓且孩晶圓的溫度在蝕刻步驟期間維持在2〇至幼 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
TW091106014A 2001-03-30 2002-03-27 Method of plasma etching low-k dielectric materials TW546722B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/820,695 US7311852B2 (en) 2001-03-30 2001-03-30 Method of plasma etching low-k dielectric materials

Publications (1)

Publication Number Publication Date
TW546722B true TW546722B (en) 2003-08-11

Family

ID=25231491

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091106014A TW546722B (en) 2001-03-30 2002-03-27 Method of plasma etching low-k dielectric materials

Country Status (5)

Country Link
US (1) US7311852B2 (zh)
CN (1) CN1860595A (zh)
AU (1) AU2002250223A1 (zh)
TW (1) TW546722B (zh)
WO (1) WO2002080230A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI479564B (zh) * 2011-11-21 2015-04-01 Psk Inc Semiconductor manufacturing apparatus and semiconductor manufacturing method

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6872652B2 (en) * 2001-08-28 2005-03-29 Infineon Technologies Ag Method of cleaning an inter-level dielectric interconnect
US6905968B2 (en) * 2001-12-12 2005-06-14 Applied Materials, Inc. Process for selectively etching dielectric layers
JP4153708B2 (ja) * 2002-03-12 2008-09-24 東京エレクトロン株式会社 エッチング方法
US6967158B2 (en) * 2003-03-07 2005-11-22 Freescale Semiconductor, Inc. Method for forming a low-k dielectric structure on a substrate
US20040219796A1 (en) * 2003-05-01 2004-11-04 Chih-Ning Wu Plasma etching process
JP2004356178A (ja) * 2003-05-27 2004-12-16 Oki Electric Ind Co Ltd エッチング方法、及び半導体装置の製造方法
US7256134B2 (en) * 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
US7078337B2 (en) * 2003-09-30 2006-07-18 Agere Systems Inc. Selective isotropic etch for titanium-based materials
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
US7153778B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods of forming openings, and methods of forming container capacitors
US6881677B1 (en) * 2004-03-17 2005-04-19 Lexmark International, Inc. Method for making a micro-fluid ejection device
US7067435B2 (en) * 2004-09-29 2006-06-27 Texas Instruments Incorporated Method for etch-stop layer etching during damascene dielectric etching with low polymerization
US20060118519A1 (en) * 2004-12-03 2006-06-08 Applied Materials Inc. Dielectric etch method with high source and low bombardment plasma providing high etch rates
WO2006126520A1 (ja) * 2005-05-24 2006-11-30 Matsushita Electric Industrial Co., Ltd. ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
JP4783169B2 (ja) * 2006-02-13 2011-09-28 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
JP4749174B2 (ja) * 2006-02-13 2011-08-17 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
KR20080094544A (ko) * 2006-02-13 2008-10-23 파나소닉 주식회사 드라이 에칭방법, 미세구조 형성방법, 몰드 및 그 제조방법
US20070249173A1 (en) * 2006-04-21 2007-10-25 Applied Materials, Inc. Plasma etch process using etch uniformity control by using compositionally independent gas feed
US8187415B2 (en) * 2006-04-21 2012-05-29 Applied Materials, Inc. Plasma etch reactor with distribution of etch gases across a wafer surface and a polymer oxidizing gas in an independently fed center gas zone
US7540971B2 (en) * 2006-04-28 2009-06-02 Applied Materials, Inc. Plasma etch process using polymerizing etch gases across a wafer surface and additional polymer managing or controlling gases in independently fed gas zones with time and spatial modulation of gas content
US8231799B2 (en) * 2006-04-28 2012-07-31 Applied Materials, Inc. Plasma reactor apparatus with multiple gas injection zones having time-changing separate configurable gas compositions for each zone
US7541292B2 (en) * 2006-04-28 2009-06-02 Applied Materials, Inc. Plasma etch process with separately fed carbon-lean and carbon-rich polymerizing etch gases in independent inner and outer gas injection zones
JP2008078582A (ja) * 2006-09-25 2008-04-03 Hitachi High-Technologies Corp プラズマエッチング方法
US7858514B2 (en) * 2007-06-29 2010-12-28 Qimonda Ag Integrated circuit, intermediate structure and a method of fabricating a semiconductor structure
US8507385B2 (en) * 2008-05-05 2013-08-13 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Method for processing a thin film micro device on a substrate
US8372756B2 (en) * 2008-08-29 2013-02-12 Air Products And Chemicals, Inc. Selective etching of silicon dioxide compositions
CN102001616A (zh) * 2009-08-31 2011-04-06 上海丽恒光微电子科技有限公司 装配和封装微型机电系统装置的方法
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
US8470713B2 (en) 2010-12-13 2013-06-25 International Business Machines Corporation Nitride etch for improved spacer uniformity
CN103187525B (zh) * 2011-12-31 2016-03-16 中芯国际集成电路制造(上海)有限公司 相变存储器中的相变电阻及其形成方法
US8906810B2 (en) * 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
US9659788B2 (en) 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
US9716005B1 (en) 2016-03-18 2017-07-25 Applied Materials, Inc. Plasma poisoning to enable selective deposition
US10347498B2 (en) 2016-12-31 2019-07-09 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Methods of minimizing plasma-induced sidewall damage during low K etch processes
US20170110336A1 (en) 2016-12-31 2017-04-20 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges CLuadeq Methods for minimizing sidewall damage during low k etch processes
US10615050B2 (en) * 2017-04-24 2020-04-07 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
US10043674B1 (en) * 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
CN107665829B (zh) * 2017-08-24 2019-12-17 长江存储科技有限责任公司 晶圆混合键合中提高金属引线制程安全性的方法
KR102521222B1 (ko) * 2017-11-15 2023-04-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20200098980A1 (en) * 2018-09-24 2020-03-26 Spin Memory, Inc. Method for forming high density structures with improved resist adhesion to hard mask
CN109804463B (zh) * 2019-01-02 2021-04-16 长江存储科技有限责任公司 用于形成双镶嵌互连结构的方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013400A (en) 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
US5021121A (en) 1990-02-16 1991-06-04 Applied Materials, Inc. Process for RIE etching silicon dioxide
US5013398A (en) 1990-05-29 1991-05-07 Micron Technology, Inc. Anisotropic etch method for a sandwich structure
US5022958A (en) 1990-06-27 1991-06-11 At&T Bell Laboratories Method of etching for integrated circuits with planarized dielectric
US5269879A (en) 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
KR100264445B1 (ko) 1993-10-04 2000-11-01 히가시 데쓰로 플라즈마처리장치
US5736457A (en) 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
JP3778299B2 (ja) 1995-02-07 2006-05-24 東京エレクトロン株式会社 プラズマエッチング方法
US5820261A (en) 1995-07-26 1998-10-13 Applied Materials, Inc. Method and apparatus for infrared pyrometer calibration in a rapid thermal processing system
US5626716A (en) 1995-09-29 1997-05-06 Lam Research Corporation Plasma etching of semiconductors
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US5780338A (en) 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
US6090304A (en) 1997-08-28 2000-07-18 Lam Research Corporation Methods for selective plasma etch
US6074959A (en) * 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
WO1999019905A1 (fr) * 1997-10-13 1999-04-22 Fujitsu Limited Dispositif semi-conducteur pourvu d'un fusible et son procede de fabrication
US20020076935A1 (en) * 1997-10-22 2002-06-20 Karen Maex Anisotropic etching of organic-containing insulating layers
US6159862A (en) * 1997-12-27 2000-12-12 Tokyo Electron Ltd. Semiconductor processing method and system using C5 F8
KR100402249B1 (ko) * 1997-12-30 2004-01-24 주식회사 하이닉스반도체 반도체장치제조방법
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
WO1999046810A1 (fr) * 1998-03-12 1999-09-16 Hitachi, Ltd. Procede permettant de traiter la surface d'un echantillon
US6117786A (en) * 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
JP3987637B2 (ja) * 1998-05-22 2007-10-10 東京エレクトロン株式会社 エッチング方法
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6114250A (en) 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate
US6696366B1 (en) 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
KR100289045B1 (ko) 1998-09-11 2001-05-02 이계철 마이크로파용 mgtio₃-catio₃계 유전체 세라믹 조성물 및 이를 이용한 유전체 세라믹 제조방법
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
JP2000138224A (ja) * 1998-11-04 2000-05-16 Fujitsu Ltd 半導体装置の製造方法
JP4776747B2 (ja) * 1998-11-12 2011-09-21 株式会社ハイニックスセミコンダクター 半導体素子のコンタクト形成方法
US6168726B1 (en) 1998-11-25 2001-01-02 Applied Materials, Inc. Etching an oxidized organo-silane film
US6153514A (en) 1999-01-04 2000-11-28 Advanced Micro Devices, Inc. Self-aligned dual damascene arrangement for metal interconnection with low k dielectric constant materials and nitride middle etch stop layer
US6156642A (en) 1999-03-23 2000-12-05 United Microelectronics Corp. Method of fabricating a dual damascene structure in an integrated circuit
JP3700460B2 (ja) * 1999-04-05 2005-09-28 セイコーエプソン株式会社 半導体装置およびその製造方法
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6235453B1 (en) 1999-07-07 2001-05-22 Advanced Micro Devices, Inc. Low-k photoresist removal process
KR20010019643A (ko) * 1999-08-28 2001-03-15 윤종용 저유전율 절연막을 갖는 다층 금속배선의 형성방법
JP3310957B2 (ja) * 1999-08-31 2002-08-05 東京エレクトロン株式会社 プラズマ処理装置
US6153935A (en) 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
JP4523094B2 (ja) 1999-10-19 2010-08-11 東京エレクトロン株式会社 プラズマ処理方法
JP4388645B2 (ja) 1999-10-19 2009-12-24 東京エレクトロン株式会社 プラズマエッチング方法
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
US6485988B2 (en) * 1999-12-22 2002-11-26 Texas Instruments Incorporated Hydrogen-free contact etch for ferroelectric capacitor formation
US6143641A (en) 2000-01-26 2000-11-07 National Semiconductor Corporation Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
US6383931B1 (en) * 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
US6410437B1 (en) 2000-06-30 2002-06-25 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
US6607675B1 (en) * 2000-08-29 2003-08-19 Applied Materials Inc. Method of etching carbon-containing silicon oxide films
US6455411B1 (en) * 2000-09-11 2002-09-24 Texas Instruments Incorporated Defect and etch rate control in trench etch for dual damascene patterning of low-k dielectrics
JP2002110644A (ja) * 2000-09-28 2002-04-12 Nec Corp エッチング方法
US6693042B1 (en) * 2000-12-28 2004-02-17 Cypress Semiconductor Corp. Method for etching a dielectric layer formed upon a barrier layer
US6451673B1 (en) * 2001-02-15 2002-09-17 Advanced Micro Devices, Inc. Carrier gas modification for preservation of mask layer during plasma etching
JP4071069B2 (ja) * 2002-08-28 2008-04-02 東京エレクトロン株式会社 絶縁膜のエッチング方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI479564B (zh) * 2011-11-21 2015-04-01 Psk Inc Semiconductor manufacturing apparatus and semiconductor manufacturing method

Also Published As

Publication number Publication date
US20030024902A1 (en) 2003-02-06
WO2002080230A3 (en) 2003-03-20
AU2002250223A1 (en) 2002-10-15
US7311852B2 (en) 2007-12-25
WO2002080230A2 (en) 2002-10-10
CN1860595A (zh) 2006-11-08

Similar Documents

Publication Publication Date Title
TW546722B (en) Method of plasma etching low-k dielectric materials
JP6527214B2 (ja) エッチング耐性ポリマー層を堆積させる方法及びパターンエッチング構造の製造方法
US6670278B2 (en) Method of plasma etching of silicon carbide
TW546737B (en) Method of plasma etching organic antireflective coating
US7166535B2 (en) Plasma etching of silicon carbide
TWI375268B (en) Selective etching of carbon-doped low-k dielectrics
US20170011887A1 (en) Uv-assisted reactive ion etch for copper
TWI279861B (en) Carbon-doped-Si oxide etch using H2 additive in fluorocarbon etch chemistry
JP4454148B2 (ja) 改良式の酸化層エッチング方法
JP4499289B2 (ja) 誘電材料をプラズマ・エッチングする方法
TW574425B (en) An oxide etching process for etching an oxide layer over a nitride layer
US7807579B2 (en) Hydrogen ashing enhanced with water vapor and diluent gas
TW529105B (en) Etching method of organic based insulating film and dual damascene process
US20050136682A1 (en) Method for plasma etching using periodic modulation of gas chemistry
US20020182880A1 (en) Method of plasma etching silicon nitride
TW200823998A (en) Self-aligned contact etch with high sensitivity to nitride shoulder
JP4852213B2 (ja) 高選択性のｓａｃのエッチングの方法
JP2002543613A (ja) 低容量の誘電体層をエッチングするための技術
US5468339A (en) Plasma etch process
KR20060063714A (ko) 높은 소스 및 낮은 충격 플라즈마를 이용하여 고에칭율을제공하는 유전체 에칭 방법
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
KR100467133B1 (ko) 크세논의 첨가로 인한 규소 산화물 에칭 속도와 기판선택비의 개선 방법
KR20070020325A (ko) 유전체 재료 플라즈마 에칭 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees