TWI479564B - Semiconductor manufacturing apparatus and semiconductor manufacturing method - Google Patents

Semiconductor manufacturing apparatus and semiconductor manufacturing method Download PDF

Info

Publication number
TWI479564B
TWI479564B TW101142372A TW101142372A TWI479564B TW I479564 B TWI479564 B TW I479564B TW 101142372 A TW101142372 A TW 101142372A TW 101142372 A TW101142372 A TW 101142372A TW I479564 B TWI479564 B TW I479564B
Authority
TW
Taiwan
Prior art keywords
plasma
semiconductor manufacturing
source gas
film
nitrogen
Prior art date
Application number
TW101142372A
Other languages
English (en)
Other versions
TW201327675A (zh
Inventor
Pyongsoo Shin
Byoung Hoon Kim
Original Assignee
Psk Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Psk Inc filed Critical Psk Inc
Publication of TW201327675A publication Critical patent/TW201327675A/zh
Application granted granted Critical
Publication of TWI479564B publication Critical patent/TWI479564B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Description

半導體製造裝置及半導體製造方法
本發明係關於一種半導體製造裝置及方法，更詳細而言係關於蝕刻基板之裝置及方法。
為了製造半導體元件，需要蒸鍍、照相、蝕刻、灰化(ashing)、及清洗等多種製程。其等之中，蝕刻製程是在形成於如晶圓那樣的半導體基板上的薄膜中去除所期望之區域的製程，且最近使用的是利用電漿而蝕刻薄膜之方法。於如此之蝕刻製程中，重點考慮的要素之一為蝕刻選擇比。蝕刻選擇比表示不蝕刻其他薄膜而可僅蝕刻所欲蝕刻之薄膜的程度。
薄膜中，氮化矽膜(Silicon Nitride，SiN)之蝕刻一般如以下方式進行。首先，使基板位於製程腔室內之夾盤(chuck)上，向製程腔室內供給源氣體，並由該等氣體於製程腔室內產生電漿。電漿與薄膜發生化學反應而於基板上去除薄膜。作為用於蝕刻氮化矽膜之源氣體，可使用四氟化碳(CF4 ，tetra fluoro methane)、三氟甲烷(CHF3 ，trifluoro methane)、及氧O2 。然而，於使用上述裝置構造及上述氣體蝕刻氮化矽膜之情形時，即便如夾盤之溫度或製程腔室內之壓力等製程條件產生多種變化，氮化矽膜相對於氧化矽膜或多晶矽膜之蝕刻選擇比亦較低，約為30：1~50：1左右。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利公開第10-2004-172584號公報
本發明之實施形態提供給一種於對基板進行蝕刻製程時，可提高氮化膜相對於其他薄膜之蝕刻選擇比的半導體製造裝置及方法。
本發明所欲解決之課題並不限制於此，從業者可根據以下之記載明確地理解未提及之其他課題。
本發明提供一種對形成於基板上之氮化膜進行蝕刻的半導體製造方法。根據一實施形態，半導體製造方法如下：使基板位於製程腔室內，於前述製程腔室之外部由第1源氣體產生電漿，並將前述電漿供給至前述製程腔室；且前述第1源氣體包含二氟甲烷CH2 F2 、氮N2 、及氧O2 。
根據一例，前述二氟甲烷CH2 F2 之供給量可為10~500SCCM，前述氮之供給量可為100~2500SCCM，且前述氧之供給量可為100~2500SCCM。又，於製程進行時，供前述基板放置之基座之溫度可為0~70℃，且前述製程腔室內之壓力可為300~1000mTorr。又，於製程進行時，用於產生前述電漿而供給之電力可為1000~3000W。
根據一例，可將第2源氣體供給至將前述電漿向前述製程腔室供給的通路，前述第2源氣體可包含三氟化氮NF3 。於製程進行時，前述三氟化氮之供給量可大於0且為1000SCCM以下。
根據一例，前述氮化膜可為氮化矽膜。
根據其他實施形態，提供一種提高基板上氮化膜相對於其他種類之膜的蝕刻選擇比的半導體製造方法。根據前 述半導體製造方法，由第1源氣體產生電漿，藉由所產生之電漿對基板進行蝕刻製程；且前述第1源氣體包含二氟甲烷CH2 F2 、氮N2 、及氧O2 。
根據一例，前述其他種類之膜為氧化矽膜或多晶矽膜，於蝕刻製程進行時，前述二氟甲烷於前述氧化矽膜或前述多晶矽膜上形成聚合物膜，前述氮與前述氧去除前述聚合物膜，藉此增加前述氮化矽膜相對於前述氧化矽膜或前述多晶矽膜的蝕刻選擇比。
根據一例，前述二氟甲烷CH2 F2 之供給量可為10~500SCCM，前述氮之供給量可為100~2500SCCM，且前述氧之供給量可為100~2500SCCM。又，於製程進行時，供前述基板放置之基座之溫度可為0~70℃，前述製程腔室內之壓力可為300~1000mTorr。又，於製程進行時，用於產生前述電漿而供給之電力可為1000~3000W。
根據一例，可藉由降低前述基座之溫度，而增加前述氮化矽膜相對於前述多晶矽膜之蝕刻選擇比。
根據一例，可藉由增加前述二氟甲烷與前述氧之供給量，而增加前述氮化矽膜相對於前述氧化矽膜之蝕刻選擇比。
根據一例，可於前述基板所處之製程腔室之外部產生前述電漿後，將其供給至前述製程腔室。將第2源氣體供給至將前述電漿向前述製程腔室供給的通路，前述第2源氣體可包含三氟化氮NF3 。
又，本發明提供一種半導體製造裝置。前述半導體製造裝置包含：製程單元，其進行蝕刻製程；及電漿供給單元，其設於前述製程單元之外部，向前述製程單元供給電 漿。前述製程單元包含：製程腔室；及基座，其位於前述製程腔室內，支持基板，並具有加熱構件。前述電漿供給單元包含：電漿室，其設於前述製程單元之外部，並於內部具有放電空間；第1源氣體供給部，其向前述放電空間供給第1源氣體；電力施加部，其以於前述放電空間內由第1源氣體產生電漿之方式提供電力；及流入管道，其形成為將前述放電空間中所產生之電漿向前述製程腔室供給的通路。前述第1源氣體包含二氟甲烷CH2 F2 、氮N2 、及氧O2 。
根據一例，前述電漿室可於前述製程腔室之上部與前述製程腔室結合。
根據一例，前述製程單元進而可包含擋板，該擋板位於前述基座之上部、且於上下方向上形成有多個孔。
根據一例，前述電漿供給單元進而可包含第2源氣體供給部，該第2源氣體供給部向如下通路供給第2源氣體，該通路係使前述放電空間內所產生之前述電漿流向前述製程腔室。前述第2源氣體可包含三氟化氮NF3 。
根據本發明之實施形態，於對基板進行蝕刻製程時，可提高氮化膜之蝕刻選擇比。
又，根據本發明之實施形態，於利用電漿對基板進行蝕刻製程時，可較大地提高氮化矽膜相對於氧化矽膜或多晶矽膜之蝕刻選擇比。
以下，參照隨附之圖式，對本發明之一實施形態之半導體製造裝置及半導體製造方法進行詳細說明。於說明本 發明時，當判斷對於相關聯之公知之構成或功能之具體說明會模糊本發明主旨之情形時，省略其詳細說明。
本實施形態中，基板可為半導體晶圓。然而，並不限定於此，基板亦可為如玻璃基板等其他種類之基板。
圖1係表示本發明之一實施形態之半導體製造裝置的圖式。
參照圖1，半導體製造裝置1利用電漿而蝕刻基板W上之薄膜。所欲蝕刻之薄膜可為氮化膜。根據一例，氮化膜可為氮化矽膜(Silicon nitride)。
半導體製造裝置1具有：製程單元(processing unit，100)、排氣單元(exhausting unit，200)、及電漿供給單元(plasma supplying unit，300)。製程單元100中設置有基板，並具有進行蝕刻製程之空間。排氣單元200係將滯留於製程腔室100內部之製程氣體及於基板處理過程中產生之反應部產物等向外部排出，且將製程腔室100內之壓力維持為設定壓力。電漿供給單元300係於製程單元100之外部由製程氣體生成電漿(plasma)，並將其供給至製程單元100。
製程單元100具有製程腔室110、基板支持部120、及擋板130。於製程腔室110之內部形成有進行基板處理製程之處理空間111。就製程腔室110而言，上部壁可開放，且於側壁形成開口(未圖示)。基板通過開口而出入於製程腔室110之內部。開口可藉由如門(未圖示)等開閉構件開閉。於製程腔室110之底面形成有排氣孔112。排氣孔112與排氣單元200連接，以提供將滯留於製程腔室110內部之氣體與反應部產物向外部排出之通路。
基板支持部120支持基板W。基板支持部120包含基座121與支持軸122。基座121位於處理空間111內，並為圓板形狀。基座121係藉由支持軸122支持。基板W位於基座121之上表面。可於基座121內部設置電極(未圖示)。電極與外部電源連接，藉由施加之電力產生靜電。產生之靜電可將基板W固定於基座121上。可於基座121內部設置加熱構件125。根據一例，加熱構件125可為加熱線圈。又，可於基座121內部設置冷卻構件126。冷卻構件可為供冷卻水流通之冷卻線。加熱構件125將基板W加熱至已設定之溫度。冷卻構件126強制冷卻基板W。可將製程處理結束之基板W冷卻至常溫狀態、或進行下一製程所需之溫度。
擋板130位於基座121之上部。於擋板130上形成有孔131。孔131係作為自擋板130之上表面至下表面為止之貫通孔，且均勻地形成於擋板130之各區域內。
再次參照圖1，電漿供給單元300位於製程腔室110之上部。電漿供給單元300使源氣體放電而生成電漿，並將所生成之電漿供給至處理空間111。電漿供給單元300包含：電漿室310、第1源氣體供給部320、第2源氣體供給部322、電力施加部330、及流入管道340。
電漿室310係位於製程腔室110之外部。根據一例，電漿室310位於製程腔室110之上部並與製程腔室110結合。就電漿室310而言，於內部形成有上表面及下表面均開放之放電空間311。電漿室310之上端係藉由氣體供給孔315密閉。氣體供給孔315與第1源氣體供給部320連接。第1源氣體係通過氣體供給孔315而供給至放電空間311。 第1源氣體包含二氟甲烷(CH2 F2 ，Difluoromethane)、氮N2 、及氧O2 。第1源氣體可選擇性地進一步包含四氟化碳(CF4 ，Tetrafluoromethane)等其他種類之氣體。
電力施加部330向放電空間311施加高頻電力。電力施加部330包含天線331與電源332。
天線331為感應耦合形電漿ICP天線，並為線圈形狀。天線331係於電漿室310之外部以複數圈捲繞在電漿室310上。天線331在對應於放電空間311之區域內捲繞於電漿室310上。天線331之一端與電源332連接，另一端接地。
電源332向天線331供給高頻電流。將供給至天線331之高頻電力施加至放電空間311。藉由高頻電流使放電空間311中形成感應電場，放電空間311內之第1源氣體自感應電場獲得離子化所需之能量而轉換為電漿狀態。
電力施加部之構造並不限定於上述示例，可使用用於自源氣體產生電漿之多種構造。
流入管道340係位於電漿室310與製程腔室110之間。流入管道340將製程腔室110之開放的上表面密閉，其下端與擋板130結合。於流入管道340之內部形成有流入空間341。流入空間341將放電空間311與處理空間111連接，形成為將放電空間311內所生成之電漿向處理空間111供給的通路。
流入空間341可包含流入口341a與擴散空間341b。流入口341a位於放電空間311之下部，並與放電空間311連接。放電空間311中所生成之電漿通過流入口341a而流入。擴散空間341b位於流入口341a之下部，並將流入口341a與處理空間111連接。就擴散空間341b而言，越位於 下方，橫截面積越變大。擴散空間341b可具有倒漏斗形狀。由流入口341a供給之電漿在通過擴散空間341b期間被擴散。
將放電空間311中所產生之電漿向製程腔室110供給之通路，可與第2源氣體供給部322連接。例如，第2源氣體供給部322於天線331之下端所處之位置與擴散空間341b之上端所處之位置之間，向供電漿流通之通路供給第2源氣體。根據一例，第2源氣體包含三氟化氮(NF3 ，Nitrogen trifluoride)。亦可選擇性地不供給第2源氣體而僅以第1源氣體進行蝕刻製程。
其次，利用圖1之半導體製造裝置來說明蝕刻基板之方法。圖1之半導體製造裝置為遠程電漿裝置之1種，該遠程電漿裝置係於製程處理單元之外部產生電漿，並藉由下游(downstream)方式將其供給至製程腔室110。根據本實施形態，作為源氣體可使用二氟甲烷CH2 F2 、三氟化氮NF3 、氮N2 、及氧O2 。可將二氟甲烷CH2 F2 、氮N2 、及氧O2 直接供給至放電空間311，而將三氟化氮NF3 供給至將放電空間311內所產生之電漿向製程腔室110供給的通路。作為第1源氣體，可追加性地進一步使用四氟化碳CF4 。
於進行蝕刻製程時，與使用四氟化碳CF4 或三氟甲烷CHF3 氣體作為源氣體之情形相比，於一併使用二氟甲烷CH2 F2 、氮N2 、及氧O2 之情形時，同時進行使二氟甲烷CH2 F2 於多晶矽膜(polysilicon)與氧化矽膜(Silicon oxide)上形成Cx Hy 之聚合物膜之機制、與藉由氧O2 與氮N2 去除前述聚合物膜之機制，藉此，可實現氮化矽膜之高選擇比。
為了實現氮化矽膜相對於氧化矽膜與多晶矽膜之高選 擇比，可利用以下之製程條件進行蝕刻製程。於此情形時，可實現如下之高選擇比：氮化矽膜相對於氧化矽膜之選擇比約為100：1~3000：1，且氮化矽膜相對於多晶矽膜之選擇比約為100：1~1000：1。
(製程條件)
基座之溫度：0~70℃
二氟甲烷CH2 F2 氣體之供給量：10~500SCCM
三氟化氮NF3 氣體之供給量：0~1000SCCM
氮N2 氣體之供給量：100~2500SCCM
氧O2 氣體之供給量：100~2500SCCM
電力：1000~3000W
製程腔室內之壓力：300~1000mTorr
圖2~4分別係表示利用如圖1所示於製程腔室110之外部生成電漿、而以下游方式向製程腔室供給電漿的裝置，使用二氟甲烷、三氟化氮、氮、及氧作為源氣體而進行蝕刻製程時，氮化矽膜之蝕刻選擇比的實驗例。
圖2所示之實驗例表示氮化矽膜相對於氧化矽膜之蝕刻選擇比顯著提高之情形。可知：於如圖2所示提供基座之溫度、製程腔室內之壓力、二氟甲烷CH2 F2 、三氟化氮NF3 、氧O2 、及氮N2 之供給量、以及電力時，氮化矽膜相對於氧化矽膜之蝕刻選擇比非常高，約為2984：1。
圖3所示之實驗例表示氮化矽膜相對於多晶矽膜之蝕刻選擇比顯著提高之情形。可知：於如圖3所示提供基座之溫度、製程腔室內之壓力、二氟甲烷CH2 F2 、三氟化氮NF3 、氧O2 、及氮N2 之供給量、以及電力時，氮化矽膜相對於多晶矽膜之蝕刻選擇比非常高，約為1000：1。
圖4所示之實驗例表示相對於氧化矽膜及多晶矽膜之全部而言，氮化矽膜之蝕刻選擇比大幅提高之情形。可知：於如圖4所示提供基座之溫度、製程腔室內之壓力、二氟甲烷CH2 F2 、三氟化氮NF3 、氧O2 、及氮N2 之供給量、以及電力時，氮化矽膜相對於氧化矽膜之蝕刻選擇比約為180：1，且氮化矽膜相對於多晶矽膜之蝕刻選擇比為450：1，故而相對於氧化矽膜及多晶矽膜之全部而言，氮化矽膜之蝕刻選擇比非常高。
圖5係表示於利用與圖1之裝置構造不同地、於製程腔室內部直接產生電漿之構造的裝置，並使用二氟甲烷CH2 F2 、氧O2 、氮N2 、及氬Ar氣體作為源氣體而進行蝕刻製程時，氮化矽膜相對於氧化矽膜與多晶矽膜之蝕刻選擇比的實驗例。
根據圖5所示之實驗例可知：於如圖5所示提供基座之溫度、製程腔室內之壓力、二氟甲烷CH2 F2 、氬Ar、氧O2 、及氮N2 之供給量、以及電力時，氮化矽膜相對於氧化矽膜之蝕刻選擇比約為36：1，氮化矽膜相對於多晶矽膜之蝕刻選擇比約為48：1，與使用如圖1之裝置構造而進行蝕刻製程時相比，蝕刻選擇比相對來說非常低。
又，根據本發明之實施形態可知：對於在圖1之裝置構造中使用包含二氟甲烷CH2 F2 、三氟化氮NF3 、氧O2 、及氮N2 之源氣體之情形來說，與先前之使用三氟甲烷CHF3 、四氟化碳CF4 、及氧O2 氣體作為源氣體、並由該等源氣體於製程腔室內直接產生電漿之情形相比，氮化矽膜相對於多晶矽膜或氧化矽膜等其他膜之蝕刻選擇比顯著提高。
又，與本發明之實施形態類似地，於使用二氟甲烷CH2 F2 、氬Ar、氮N2 、及氧O2 作為源氣體之情形時，若於製程腔室外部產生電漿而將其供給至製程腔室，則與於製程腔室內由源氣體直接產生電漿之情形相比，氮化矽膜之蝕刻選擇比亦相對非常高。
又，如圖2~圖4之實驗例所示，於利用圖1之裝置且使用相同源氣體之情形時，藉由調節氣體之供給量或溫度，可實現顯著地提高氮化矽膜相對於氧化矽膜之蝕刻選擇比(圖2)、或可實現顯著地提高氮化矽膜相對於多晶矽膜之蝕刻選擇比(圖3)、或可實現提高氮化矽膜相對於多晶矽膜與氧化矽膜之全部的蝕刻選擇比。
例如，如圖2所示增加氧O2 氣體之使用比率而減少氧化矽膜之蝕刻量，並同時增加二氟甲烷CH2 F2 且增加Cx Hy 之聚合物量，藉此可增加氮化矽膜相對於氧化矽膜之蝕刻選擇比。
又，可如圖3所示採用藉由因溫度所致之反應性差異而利用多晶矽膜之化學性反應之惰性化而減少蝕刻量的機制，來增加氮化矽膜相對於多晶矽膜之蝕刻選擇比。
於上述之例中，係以蝕刻對象膜為氮化矽膜、而作為與氮化矽膜一併蝕刻之其他種類之膜為多晶矽膜與氧化矽膜為示例加以說明。然而，本發明之技術思想亦可應用於蝕刻對象膜為氮化矽膜以外之其他種類之氮化膜之情形時，且為了實現提高氮化膜相對於多晶矽膜及氧化矽膜以外之其他種類之膜的蝕刻選擇比，亦可應用本發明。
以上之說明僅為示例性地說明本發明之技術思想者，只要為於本發明所屬之技術領域中具有通常之知識者，則 可於不脫離本發明之本質特性之範圍內進行多種修正及變形。因此，本發明所揭示之實施形態並非為了對本發明之技術思想加以限定，而是僅用於進行說明，且本發明之技術思想之範圍並不受如此之實施形態的限定。本發明之保護範圍必需基於以下之申請專利範圍進行解釋，且必需分析為，與其處於同等範圍內的全部技術思想包含於本發明之權利範圍內。
1‧‧‧半導體製造裝置
100‧‧‧製程單元
110‧‧‧製程腔室
111‧‧‧處理空間
112‧‧‧排氣孔
120‧‧‧基板支持部
121‧‧‧基座
122‧‧‧支持軸
125‧‧‧加熱構件
126‧‧‧冷卻構件
130‧‧‧擋板
131‧‧‧孔
200‧‧‧排氣單元
300‧‧‧電漿供給單元
310‧‧‧電漿室
311‧‧‧放電空間
315‧‧‧氣體供給埠
320‧‧‧第1源氣體供給部
322‧‧‧電源
330‧‧‧電力施加部
331‧‧‧天線
332‧‧‧電源
340‧‧‧流入管道
341‧‧‧流入空間
341a‧‧‧流入口
341b‧‧‧擴散空間
W‧‧‧基板
圖1係概略地表示本發明之一實施形態之半導體製造裝置的圖式。
圖2係表示於利用圖1之裝置進行蝕刻製程時，氮化矽膜相對於氧化矽膜之蝕刻選擇比的實驗例。
圖3係表示於利用圖1之裝置進行蝕刻製程時，氮化矽膜相對於多晶矽膜之蝕刻選擇比的實驗例。
圖4係表示於利用圖1之裝置進行蝕刻製程時，氮化矽膜相對於氧化矽膜及多晶矽膜之蝕刻選擇比的實驗例。
圖5係表示於利用與圖1構造不同之裝置進行蝕刻製程時，氮化矽膜相對於氧化矽膜及多晶矽膜之蝕刻選擇比的實驗例。
1‧‧‧半導體製造裝置
100‧‧‧製程單元
110‧‧‧製程腔室
111‧‧‧處理空間
112‧‧‧排氣孔
120‧‧‧基板支持部
121‧‧‧基座
122‧‧‧支持軸
125‧‧‧加熱構件
126‧‧‧冷卻構件
130‧‧‧擋板
131‧‧‧孔
200‧‧‧排氣單元
300‧‧‧電漿供給單元
310‧‧‧電漿室
311‧‧‧放電空間
315‧‧‧氣體供給埠
320‧‧‧第1源氣體供給部
322‧‧‧電源
330‧‧‧電力施加部
331‧‧‧天線
332‧‧‧電源
340‧‧‧流入管道
341‧‧‧流入空間
341a‧‧‧流入口
341b‧‧‧擴散空間
W‧‧‧基板

Claims (21)

  1. 一種半導體製造方法，其係對形成於基板上之氮化膜進行蝕刻者；且該半導體製造方法中，使基板位於製程腔室內，於前述製程腔室之外部由第1源氣體產生電漿，並將前述電漿供給至前述製程腔室；且前述第1源氣體包含二氟甲烷CH2 F2 、氮N2 、及氧O2 ，其中前述二氟甲烷CH2 F2 之供給量為10~500SCCM，前述氮之供給量為100~2500SCCM，前述氧之供給量為100~2500SCCM。
  2. 如申請專利範圍第1項之半導體製造方法，其中於製程進行時，供前述基板放置之基座之溫度為0~70℃，前述製程腔室內之壓力為300~1000mTorr。
  3. 如申請專利範圍第2項之半導體製造方法，其中於製程進行時，用於產生前述電漿而供給之電力為1000~3000W。
  4. 如申請專利範圍第1至3項中任一項之半導體製造方法，其中將第2源氣體供給至將前述電漿向前述製程腔室供給之通路；且前述第2源氣體包含三氟化氮NF3 。
  5. 如申請專利範圍第4項之半導體製造方法，其中於製程進行時，前述三氟化氮之供給量大於0且為1000SCCM以下。
  6. 如申請專利範圍第1至3項中任一項之半導體製造方法，其中前述氮化膜為氮化矽膜。
  7. 一種半導體製造方法，其係提高基板上氮化膜相對於其 他種類之膜的蝕刻選擇比者；且該半導體製造方法中，由第1源氣體產生電漿，並利用所產生之電漿對基板進行蝕刻製程，且前述第1源氣體包含二氟甲烷CH2 F2 、氮N2 、及氧O2 ，其中前述二氟甲烷CH2 F2 之供給量為10~500SCCM，前述氮之供給量為100~2500SCCM，且前述氧之供給量為100~2500SCCM。
  8. 如申請專利範圍第7項之半導體製造方法，其中前述其他種類之膜為氧化矽膜或多晶矽膜；且於蝕刻製程進行時，前述二氟甲烷於前述氧化矽膜或前述多晶矽膜上形成聚合物膜，前述氮與前述氧去除前述聚合物膜，藉此增加前述氮化矽膜相對於前述氧化矽膜或前述多晶矽膜之蝕刻選擇比。
  9. 如申請專利範圍第7項之半導體製造方法，其中於製程進行時，供前述基板放置之基座之溫度為0~70℃，前述製程腔室內之壓力為300~1000mTorr。
  10. 如申請專利範圍第9項之半導體製造方法，其中於製程進行時，用於產生前述電漿而供給之電力為1000~3000W。
  11. 如申請專利範圍第7項之半導體製造方法，其中前述氮化矽膜相對於前述多晶矽膜之蝕刻選擇比的增加係藉由降低前述基座之溫度而實現。
  12. 如申請專利範圍第7項之半導體製造方法，其中前述氮化矽膜相對於前述氧化矽膜之蝕刻選擇比的增加係藉由增加前述二氟甲烷與前述氧之供給量而實現。
  13. 如申請專利範圍第7至12項中任一項之半導體製造方法，其中當於前述基板所處之製程腔室的外部產生前述 電漿後，將其供給至前述製程腔室。
  14. 如申請專利範圍第13項之半導體製造方法，其中將第2源氣體供給至將前述電漿向前述製程腔室供給之通路，且前述第2源氣體包含三氟化氮NF3 。
  15. 一種半導體製造裝置，其包含：製程單元，其進行蝕刻製程；及電漿供給單元，其設於前述製程單元之外部，向前述製程單元供給電漿；前述製程單元包含：製程腔室；及基座，其位於前述製程腔室內，支持基板，並具有加熱構件；前述電漿供給單元包含：電漿室，其設於前述製程單元之外部，並於內部具有放電空間；第1源氣體供給部，其向前述放電空間供給第1源氣體；電力施加部，其以於前述放電空間內由第1源氣體產生電漿之方式提供電力；及流入管道，其形成為將前述放電空間內所產生之電漿向前述製程腔室供給的通路；且前述第1源氣體包含二氟甲烷CH2 F2 、氮N2 、及氧O2 ，其中前述二氟甲烷CH2 F2 之供給量為10~500SCCM，前述氮之供給量為100~2500SCCM，且前述氧之供給量為100~2500SCCM。
  16. 如申請專利範圍第15項之半導體製造裝置，其中前述電 漿室係於前述製程腔室之上部與前述製程腔室結合。
  17. 如申請專利範圍第16項之半導體製造裝置，其中前述製程單元包含擋板，該擋板位於前述基座之上部、並於上下方向上形成有多個孔。
  18. 如申請專利範圍第15項之半導體製造裝置，其中前述電漿供給單元進而包含第2源氣體供給部，該第2源氣體供給部向如下通路供給第2源氣體，該通路係使前述放電空間內所產生之前述電漿流向前述製程腔室；且前述第2源氣體包含三氟化氮NF3 。
  19. 一種半導體製造方法，其係利用如申請專利範圍第15項至第18項中任一項之半導體製造裝置蝕刻氮化膜者；其包含如下階段：向前述放電空間供給前述第1源氣體，前述第1源氣體包含二氟甲烷CH2 F2 、氮N2 、及氧O2 ，其中前述二氟甲烷CH2 F2 之供給量為10~500SCCM，前述氮之供給量為100~2500SCCM，且前述氧之供給量為100~2500SCCM；於前述放電空間內由前述第1源氣體產生電漿；將前述放電空間內所產生之前述電漿供給至前述製程腔室；及利用前述電漿蝕刻前述基板上之氮化膜。
  20. 如申請專利範圍第19項之半導體製造方法，其中前述基座之溫度為0~70℃，前述製程腔室內之間壓力為300~1000mTorr。
  21. 如申請專利範圍第20項之半導體製造方法，其中於製程進行時，前述電力為1000~3000W。
TW101142372A 2011-11-21 2012-11-14 Semiconductor manufacturing apparatus and semiconductor manufacturing method TWI479564B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110121766A KR101276258B1 (ko) 2011-11-21 2011-11-21 반도체 제조 장치 및 반도체 제조 방법

Publications (2)

Publication Number Publication Date
TW201327675A TW201327675A (zh) 2013-07-01
TWI479564B true TWI479564B (zh) 2015-04-01

Family

ID=48497121

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101142372A TWI479564B (zh) 2011-11-21 2012-11-14 Semiconductor manufacturing apparatus and semiconductor manufacturing method

Country Status (4)

Country Link
JP (1) JP5767199B2 (zh)
KR (1) KR101276258B1 (zh)
CN (1) CN103137468B (zh)
TW (1) TWI479564B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101649947B1 (ko) * 2014-07-08 2016-08-23 피에스케이 주식회사 이중 플라즈마 소스를 이용한 플라즈마 생성 장치 및 그를 포함하는 기판 처리 장치
KR101660831B1 (ko) * 2014-11-28 2016-09-29 피에스케이 주식회사 기판 처리 장치 및 방법
US9659788B2 (en) * 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
WO2017210140A1 (en) * 2016-05-29 2017-12-07 Tokyo Electron Limited Method of selective silicon nitride etching
JP6928810B2 (ja) * 2016-05-29 2021-09-01 東京エレクトロン株式会社 側壁イメージ転写の方法
KR101909110B1 (ko) * 2016-08-18 2018-10-18 피에스케이 주식회사 기판 처리 방법
KR102646804B1 (ko) 2021-08-25 2024-03-12 주식회사 테스 실리콘 질화물층을 포함하는 기판을 처리하는 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW366531B (en) * 1996-10-11 1999-08-11 Tokyo Electron Ltd Plasma etching process
TW546722B (en) * 2001-03-30 2003-08-11 Lam Res Corp Method of plasma etching low-k dielectric materials
TWI292188B (zh) * 2002-03-12 2008-01-01 Tokyo Electron Ltd

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3328416B2 (ja) * 1994-03-18 2002-09-24 富士通株式会社 半導体装置の製造方法と製造装置
US5786276A (en) * 1997-03-31 1998-07-28 Applied Materials, Inc. Selective plasma etching of silicon nitride in presence of silicon or silicon oxides using mixture of CH3F or CH2F2 and CF4 and O2
JP2000216242A (ja) * 1999-01-20 2000-08-04 Nec Corp 半導体装置の製造方法
KR100607647B1 (ko) * 2003-03-14 2006-08-23 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR20080042264A (ko) * 2006-11-09 2008-05-15 주식회사 하이닉스반도체 반도체 소자 제조방법
US7871926B2 (en) * 2007-10-22 2011-01-18 Applied Materials, Inc. Methods and systems for forming at least one dielectric layer
JP5446120B2 (ja) * 2008-04-23 2014-03-19 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
KR101055962B1 (ko) * 2008-05-15 2011-08-11 주성엔지니어링(주) 박막패턴 형성방법
JP5218214B2 (ja) * 2009-03-31 2013-06-26 富士通セミコンダクター株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW366531B (en) * 1996-10-11 1999-08-11 Tokyo Electron Ltd Plasma etching process
TW546722B (en) * 2001-03-30 2003-08-11 Lam Res Corp Method of plasma etching low-k dielectric materials
TWI292188B (zh) * 2002-03-12 2008-01-01 Tokyo Electron Ltd

Also Published As

Publication number Publication date
JP2013110414A (ja) 2013-06-06
CN103137468B (zh) 2016-05-04
CN103137468A (zh) 2013-06-05
JP5767199B2 (ja) 2015-08-19
KR20130056039A (ko) 2013-05-29
KR101276258B1 (ko) 2013-06-20
TW201327675A (zh) 2013-07-01

Similar Documents

Publication Publication Date Title
TWI479564B (zh) Semiconductor manufacturing apparatus and semiconductor manufacturing method
TWI815809B (zh) 無水的蝕刻方法
KR102283949B1 (ko) 주기적 에칭 프로세스를 이용하여 에칭 스톱 층을 에칭하기 위한 방법들
TWI487023B (zh) Semiconductor manufacturing apparatus and semiconductor manufacturing method
TWI627724B (zh) 在先進圖案化製程中用於間隔物沉積與選擇性移除的設備與方法
US20150056814A1 (en) Methods for forming features in a material layer utilizing a combination of a main etching and a cyclical etching process
WO2015034590A1 (en) Methods for etching materials using synchronized rf pulses
TW201517123A (zh) 微細圖案的形成方法、半導體裝置的製造方法、及基板處理裝置以及記錄媒體
TWI405260B (zh) A plasma etching treatment method and a plasma etching processing apparatus
US11637003B2 (en) Method for etching film and plasma processing apparatus
TW201517122A (zh) 將用於離子植入製程之硬光罩層圖案化的方法
US9653321B2 (en) Plasma processing method
TW201511129A (zh) 用於昇華蝕刻製程之低溫電漿退火製程
US11107699B2 (en) Semiconductor manufacturing process
KR20180111556A (ko) 에칭 방법 및 에칭 장치
US11107706B2 (en) Gas phase etching device and gas phase etching apparatus
US10217627B2 (en) Methods of non-destructive post tungsten etch residue removal
TWI768564B (zh) 用於蝕刻硬體之基於氫電漿清洗處理
US10755941B2 (en) Self-limiting selective etching systems and methods
JP2022034956A (ja) エッチング方法及びプラズマ処理装置
KR20110061334A (ko) 기판 처리 장치 및 방법
JPWO2010038888A1 (ja) 窒化酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置