JP2004356178A - エッチング方法、及び半導体装置の製造方法 - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000001020 plasma etching Methods 0.000 claims abstract description 16
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims description 17
- 239000010410 layer Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 238000004380 ashing Methods 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- 239000007789 gas Substances 0.000 description 25
- 239000010949 copper Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000002156 mixing Methods 0.000 description 4
- 239000007795 chemical reaction product Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
【課題】低誘電率絶縁膜のエッチング形状の安定化を図ったエッチング方法、及びそれを利用した半導体装置の製造方法を提供すること。
【解決手段】例えば、キャップ酸化膜１４上にフォトレジスト膜１５を塗布し、フォトリソグラフィー技術を用いてビアホール用のパターニングを行い、その後、キャップ酸化膜１４、低誘電率絶縁膜１３の一括エッチングを行いビアホール１６を形成した後、フォトレジスト膜１５を用いて配線溝用のパターニングする。次に、キャップ酸化膜１４、低誘電率絶縁膜１３をエッチングし、その後、フォトレジスト１５をアッシングにより除去し、シリコン酸化膜（拡散防止膜）１１をエッチングして配線溝１７を形成する。このような半導体装置の製造方法において、このビアホール１６及び配線溝１７をプラズマエッチングして低誘電率絶縁膜１３に形成する際、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件で行なう。
【選択図】 図３
【解決手段】例えば、キャップ酸化膜１４上にフォトレジスト膜１５を塗布し、フォトリソグラフィー技術を用いてビアホール用のパターニングを行い、その後、キャップ酸化膜１４、低誘電率絶縁膜１３の一括エッチングを行いビアホール１６を形成した後、フォトレジスト膜１５を用いて配線溝用のパターニングする。次に、キャップ酸化膜１４、低誘電率絶縁膜１３をエッチングし、その後、フォトレジスト１５をアッシングにより除去し、シリコン酸化膜（拡散防止膜）１１をエッチングして配線溝１７を形成する。このような半導体装置の製造方法において、このビアホール１６及び配線溝１７をプラズマエッチングして低誘電率絶縁膜１３に形成する際、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件で行なう。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の多層配線構造において使用される低誘電絶縁膜に例えばビアホールや配線溝などを形成するためのエッチング方法、及びそれを利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化の進展に伴い、トランジスタの微細化に加え、多層配線技術の重要性が増している一方で、多層配線における配線遅延の削減もますます重要となってきている。多層配線における配線遅延削減を行う方法の一つとして、これまで層間絶縁膜として使用してきた酸化膜に変えて、低誘電率絶縁膜を使用することが有効であることが知られている。
【０００３】
しかしながら、層間絶縁膜に低誘電率絶縁膜（ここでは有機ＳＯＧ膜とする）を使用した場合、ホールパターン底部のエッチング形状はトレンチと呼ばれるパターン中心と端部でのエッチング速度が大きく異なる形状に変化する。
【０００４】
このトレンチはパターン底端部では中心部よりもエッチングが早く進行するため、エッチングストップ層などを用いても所望の深さでエッチングを停止することが困難となる。このため、エッチング速度の速いパターン端部ではエッチングストップ層を突き抜けて下層配線（たとえば、銅配線）がプラズマに曝され、酸素を含んだエッチング条件では銅配線の表面が酸化して接触抵抗が上昇するなどの問題が発生する。
【０００５】
この他、パターン底部のトレンチは微細なスリットを形成するため、これらスリット部では銅の拡散防止膜として使用されるＴａやＴａＮ等のバリア膜で覆われない可能性がある。バリア膜で覆われていない箇所が存在するとその部分から銅が拡散し、隣接する配線との短絡やトランジスタ特性に大きな影響を与えてしまう（Ｍ．Ｍｉｚｕｍｕｒａ ｅｔ ａｌ．，ＪＪＡＰ Ｖｏｌ．４０Ｌ４２５−４２７、Ｓ．Ｕｎｏ ｅｔ ａｌ．，Ｐｒｏｃ．ｏｆ Ｄｒｙ Ｐｒｏｃｅｓｓ Ｓｙｍｐ．，Ｐ２１５−２２０（１９９９）参照）。
【０００６】
このため、特開２００１−０７７０８６には、エッチングガスとしてＣ４Ｆ８及びＯ２の混合ガスの混合比（Ｏ２／（Ｃ４Ｆ８＋Ｏ２））を制御し、有機ＳＯＧ膜のエッチング速度を向上させると共に、ホールパターン底部のエッチング形状（ビアホール形状）を安定させるエッチング方法が開示されている。
【０００７】
【非特許文献１】
Ｍ．Ｍｉｚｕｍｕｒａ ｅｔ ａｌ．，ＪＪＡＰ Ｖｏｌ．４０Ｌ４２５−４２７
【非特許文献２】
Ｓ．Ｕｎｏ ｅｔ ａｌ．，Ｐｒｏｃ．ｏｆ Ｄｒｙ Ｐｒｏｃｅｓｓ Ｓｙｍｐ．，Ｐ２１５−２２０（１９９９）
【特許文献３】
特開２００１−０７７０８６
【０００８】
【発明が解決しようとする課題】
この特開２００１−０７７０８６は、非常にホールパターン底部のエッチング形状（ビアホール形状）を安定させることができるが、近年の技術要求は高まるばかりであり、さらに改善が望まれているのが現状である。
【０００９】
従って、本発明は、前記従来における諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明の目的は、低誘電率絶縁膜のエッチング形状の安定化を図ったエッチング方法、及びそれを利用した半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記課題は、以下の手段により解決される。即ち、
本発明のエッチング方法は、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件で低誘電率絶縁膜にプラズマエッチングを施すことを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、低誘電率絶縁膜からなる層間絶縁膜にプラズマエッチングを施すエッチング工程において、上記本発明のエッチング方法を適用することを特徴とする。具体的には、例えば、第１の配線を形成する工程と、前記第１の配線上に層間絶縁膜として低誘電率絶縁膜を形成する工程と、前記低誘電率絶縁膜からなる層間絶縁膜に前記第１の配線と下記第２の配線とを電気的に接続するためのコンタクトホールを形成するホール形成工程と、前記低誘電率絶縁膜からなる層間絶縁膜に下記第２の配線を埋め込むための配線溝を形成する配線溝形成工程と、を有する半導体装置の製造方法において、前記ホール形成工程及び配線溝形成工程の少なくとも一方の工程に、上記本発明のエッチング方法を適用させる。
【００１２】
本発明においては、フロロカーボンガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、及びＣ３Ｆ６から選択される少なくとも１種であることがよい。
【００１３】
本発明においては、前記低誘電率絶縁膜が、有機ＳＯＧ膜、ＳｉＯＣ膜、及び完全有機膜から選択されることがよい。
【００１４】
本発明においては、前記低誘電率絶縁膜からなる層間絶縁膜の下層に、エッチングストップ層を形成しない構成の半導体装置であってもよい。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態の一例を図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【００１６】
（第１の実施の形態）
第１の実施の形態では、例えば、マグネトロン反応性イオンエッチング装置（ＲＩＥ装置：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を準備し、これに低誘電率絶縁膜を有する基板を配置させ、低誘電率絶縁膜にプラズマエッチングしてホールを形成する。
【００１７】
このエッチング条件として、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件で行なう。このような条件下でプラズマエッチングを施し、低誘電率絶縁膜をホールを形成するとホールパターン底部におけるトレンチの発生を抑制することができ、エッチング形状の安定化を図ることができる。
【００１８】
エッチング圧力は、６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上であるが、好ましくは６０〜１２０ｍＴｏｒｒ（７９９９．３２〜１５９９８．６４ｍＰａ）であり、より好ましくは６０〜７０ｍＴｏｒｒ（７９９９．３２〜９３３２．５４ｍＰａ）である。一方、高周波出力（ＲＦパワー）は、６００Ｗ以下であるが、好ましくは４００〜６００Ｗであり、より好ましくは５００〜６００Ｗである。
【００１９】
また、エッチングとして用いるフロロカーボンガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、及びＣ３Ｆ６が挙げられ、エッチンググレードと加工形状を両立させる観点から、好ましくは、Ｃ４Ｆ８を使用することがよい。これらフロロカーボンガスは単独で用いてもよいし、２種以上併用してもよい。
【００２０】
また、Ｏ２／（フロロカーボン＋Ｏ２）の混合比は、２０〜５０％であることがエッチング形状の安定化の観点から好ましく、より好ましくは２０〜３０％であり、さらに好ましくは２０〜２５％である。
【００２１】
また、低誘電率絶縁膜としては、有機ＳＯＧ膜、ＳｉＯＣ膜、及び完全有機膜から選択することができる。なお、完全有機膜とは、Ｓｉを含まないＣ、Ｏ及びＨを主成分とした有機膜のことを示す。
【００２２】
ここで、エッチング条件として、エッチングガス（Ｃ４Ｆ８／Ｏ２／Ａｒの混合ガス［混合比１５／５／５００ｓｃｃｍ］）、ＲＦパワー１２００Ｗの条件のもと、エッチング圧力を変化させてプラズマエッチングを行ない、有機ＳＯＧ膜にビアホールを形成したときの、ビアホールパターン底部に発生するトレンチ深さとエッチング圧力の関係について図１に示す。なお、トレンチ深さＬ（Ｔｒｅｎｃｈ Ｄｅｐｔｈ Ｌ）は、トレンチ中心（ａ）から端部（ビアホール底部）（ｂ）までの深さを示している。
【００２３】
図１に示すように、エッチングガス及びＲＦパワー１２００Ｗの一定条件において、エッチング圧力が６０ｍＴ以上であると、トレンチ深さＬが５０ｎｍ程度まで抑制されることがわかる。
【００２４】
一方、同様に、エッチング条件として、エッチングガス（Ｃ４Ｆ８／Ｏ２／Ａｒの混合ガス［混合比１５／５／５００ｓｃｃｍ］）、エッチング圧力４０ｍＴｏｒｒ（５３３２．８８ｍＰａ）の条件のもと、ＲＦパワーを変化させてプラズマエッチングを行ない、有機ＳＯＧ膜にビアホールを形成しときの、ビアホールパターン底部に発生するトレンチ深さとＲＦパワーの関係について図２に示す。
【００２５】
図２に示すように、エッチングガス及びエッチング圧力４０ｍＴｏｒｒの一定条件において、ＲＦパワー８００Ｗ以下からトレンチが抑制されはじめ、４００Ｗ以下ではトレンチ深さＬが１０〜２０ｎｍ程度まで抑制されることがわかる。
【００２６】
このように、エッチング条件として、従来のようにエッチングガスの種類や混合比を制御するのに対し、本実施形態では、特定のエッチングガスを用いて、圧力及びＲＦパワーを制御するだけでホールパターン底端部に発生するトレンチを抑制することが可能であり、具体的には、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、圧力６０ｍＴ以上、ＲＦパワー６００Ｗ以下の高圧、低ＲＦパワー条件にてトレンチ深さを例えば３０ｎｍ以下に抑制することが可能であることがわかる。
【００２７】
この理由は定かではないが、以下の通りであると推測される。まず、トレンチの発生メカニズムとしては次の２点が考えられている。１つはエッチングした反応生成物が再入射して堆積する際、中央部に比べホールパターン端部近傍の方が薄く堆積するという分布を持っているため、ホールパターン端部ではトレンチが発生するという機構。もう一つは、プラズマから入射してくるイオンがエッチングした側壁に反射し、そのイオンがホールパターン底端部に集中して発生するというメカニズムである。
【００２８】
このため、エッチング中の圧力を上げることでパターン底部に堆積する反応生成物の均一性を向上させ、ＲＦパワーを低下させることで、側壁にて反射したイオンがホールパターン底端部へ集中することを低減し、トレンチの発生を抑制されると考えられる。また、これにより、ホールパターンの底部中央と端部とのエッチング速度が一定となると考えられる。
【００２９】
なお、本実施形態では、低誘電率絶縁膜にビアホールなどの開口を形成した形態を説明したが、例えば、配線溝などの溝を形成する場合でも同様な効果を奏することができる。
【００３０】
（第２の実施の形態）
図３は、本発明の第２の実施の形態を示す半導体装置の製造方法を示す工程図である。
【００３１】
本実施形態は、低誘電率絶縁膜からなる層間絶縁膜の下層に、エッチングストップ層を形成しない（層間絶縁膜をエッチングストップ層とは異なる層上に形成する）、所謂、エッチングストップレスデュアルダマシン構造の半導体装置の製造方法に、上記第１の実施の形態を適用した形態である。
【００３２】
具体的には、図３に示すように、下層絶縁膜上にＣｕ配線１２（第１の配線）を形成し、シリコン窒化膜（拡散防止膜）１１をＣｕ配線層１２上に形成した後、さらに、層間絶縁膜として低誘電率絶縁膜１３をシリコン窒化膜１１上に形成する（図３（Ａ））。次に、低誘電率絶縁膜１３上にキャップ酸化膜（拡散防止膜）１４を形成する（図３（Ｂ））。次に、キャップ酸化膜１４上にフォトレジスト膜１５を塗布し、フォトリソグラフィー技術を用いてビアホール用のパターニングを行う（図３（Ｃ））。その後、キャップ酸化膜１４、低誘電率絶縁膜１３の一括エッチングを行いビアホール１６を形成する（図３（Ｄ））、フォトレジスト膜１５を用いて配線溝用のパターニングする（図３（Ｅ））。次に、キャップ酸化膜１４、低誘電率絶縁膜１３をエッチングし、その後、フォトレジスト１５をアッシングにより除去する。次に、シリコン酸化膜（拡散防止膜）１１をエッチングして配線溝１７を形成する（図３（Ｆ））。そして、ビアホール１６及び配線溝１７にメタルの埋め込こみＣｕ配線層（第２の配線：不図示）を形成する。その後は、上記プロセスを繰り返して多層配線を形成する。
【００３３】
本実施形態では、キャップ酸化膜１４、低誘電率絶縁膜１３の一括エッチングを行いビアホール１６を形成する際（図３（Ｃ））のプラズマエッチング方法として、上記第１の実施の形態を適用する。このため、低誘電率絶縁膜１３のホールパターン底部におけるトレンチの発生が抑制されパターン形状が安定しており、パターン内において拡散防止用バリアメタルの欠損がないため、銅拡散による隣接配線との短絡やトランジスタへの影響を大幅に低減できることができる。
【００３４】
また、本実施形態では、キャップ酸化膜１４、低誘電率絶縁膜１３、シリコン窒化膜（拡散防止膜）１１をエッチングして配線溝１７を形成する際（図３（Ｆ）のプラズマエッチング方法として、上記第１の実施の形態を適用する。上述のように、第１の実施の形態では、エッチング中の圧力を上げることでパターン底部に堆積する反応生成物の均一性を向上させ、ＲＦパワーを低下させることで、側壁にて反射したイオンがホールパターン底端部へ集中することを低減しており、配線溝１７底部中央と端部とのエッチング速度が一定となっている。このため、エッチングストップ層を使用することなく配線溝１７の深さを制御することが可能となる。これにより、エッチングストッパレス構造のダマシン形成が可能となり、配線溝１７下部に誘電率の高いシリコン窒化膜や酸化膜を使用している従来のデュアルダマシン構造と比較して大幅に配線容量を低減することができる。
【００３５】
なお、上記何れの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【００３６】
【発明の効果】
以上説明したように本発明によれば、低誘電率絶縁膜のエッチング形状の安定化を図ったエッチング方法、及びそれを利用した半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】ビアホールパターン底部に発生するトレンチ深さとエッチング圧力の関係について示す関係図である。
【図２】ビアホールパターン底部に発生するトレンチ深さとＲＦパワーの関係について示す関係図である。
【図３】本発明の第２の実施の形態を示す半導体装置の製造方法を示す工程図である。
【符号の説明】
１１ シリコン窒化膜
１２ Ｃｕ配線層
１３ 低誘電率絶縁膜（層間絶縁膜）
１４ キャップ酸化膜
１５ フォトレジスト膜
１６ ビアホール
１７ 配線溝
【発明の属する技術分野】
本発明は、半導体集積回路の多層配線構造において使用される低誘電絶縁膜に例えばビアホールや配線溝などを形成するためのエッチング方法、及びそれを利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化の進展に伴い、トランジスタの微細化に加え、多層配線技術の重要性が増している一方で、多層配線における配線遅延の削減もますます重要となってきている。多層配線における配線遅延削減を行う方法の一つとして、これまで層間絶縁膜として使用してきた酸化膜に変えて、低誘電率絶縁膜を使用することが有効であることが知られている。
【０００３】
しかしながら、層間絶縁膜に低誘電率絶縁膜（ここでは有機ＳＯＧ膜とする）を使用した場合、ホールパターン底部のエッチング形状はトレンチと呼ばれるパターン中心と端部でのエッチング速度が大きく異なる形状に変化する。
【０００４】
このトレンチはパターン底端部では中心部よりもエッチングが早く進行するため、エッチングストップ層などを用いても所望の深さでエッチングを停止することが困難となる。このため、エッチング速度の速いパターン端部ではエッチングストップ層を突き抜けて下層配線（たとえば、銅配線）がプラズマに曝され、酸素を含んだエッチング条件では銅配線の表面が酸化して接触抵抗が上昇するなどの問題が発生する。
【０００５】
この他、パターン底部のトレンチは微細なスリットを形成するため、これらスリット部では銅の拡散防止膜として使用されるＴａやＴａＮ等のバリア膜で覆われない可能性がある。バリア膜で覆われていない箇所が存在するとその部分から銅が拡散し、隣接する配線との短絡やトランジスタ特性に大きな影響を与えてしまう（Ｍ．Ｍｉｚｕｍｕｒａ ｅｔ ａｌ．，ＪＪＡＰ Ｖｏｌ．４０Ｌ４２５−４２７、Ｓ．Ｕｎｏ ｅｔ ａｌ．，Ｐｒｏｃ．ｏｆ Ｄｒｙ Ｐｒｏｃｅｓｓ Ｓｙｍｐ．，Ｐ２１５−２２０（１９９９）参照）。
【０００６】
このため、特開２００１−０７７０８６には、エッチングガスとしてＣ４Ｆ８及びＯ２の混合ガスの混合比（Ｏ２／（Ｃ４Ｆ８＋Ｏ２））を制御し、有機ＳＯＧ膜のエッチング速度を向上させると共に、ホールパターン底部のエッチング形状（ビアホール形状）を安定させるエッチング方法が開示されている。
【０００７】
【非特許文献１】
Ｍ．Ｍｉｚｕｍｕｒａ ｅｔ ａｌ．，ＪＪＡＰ Ｖｏｌ．４０Ｌ４２５−４２７
【非特許文献２】
Ｓ．Ｕｎｏ ｅｔ ａｌ．，Ｐｒｏｃ．ｏｆ Ｄｒｙ Ｐｒｏｃｅｓｓ Ｓｙｍｐ．，Ｐ２１５−２２０（１９９９）
【特許文献３】
特開２００１−０７７０８６
【０００８】
【発明が解決しようとする課題】
この特開２００１−０７７０８６は、非常にホールパターン底部のエッチング形状（ビアホール形状）を安定させることができるが、近年の技術要求は高まるばかりであり、さらに改善が望まれているのが現状である。
【０００９】
従って、本発明は、前記従来における諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明の目的は、低誘電率絶縁膜のエッチング形状の安定化を図ったエッチング方法、及びそれを利用した半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記課題は、以下の手段により解決される。即ち、
本発明のエッチング方法は、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件で低誘電率絶縁膜にプラズマエッチングを施すことを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、低誘電率絶縁膜からなる層間絶縁膜にプラズマエッチングを施すエッチング工程において、上記本発明のエッチング方法を適用することを特徴とする。具体的には、例えば、第１の配線を形成する工程と、前記第１の配線上に層間絶縁膜として低誘電率絶縁膜を形成する工程と、前記低誘電率絶縁膜からなる層間絶縁膜に前記第１の配線と下記第２の配線とを電気的に接続するためのコンタクトホールを形成するホール形成工程と、前記低誘電率絶縁膜からなる層間絶縁膜に下記第２の配線を埋め込むための配線溝を形成する配線溝形成工程と、を有する半導体装置の製造方法において、前記ホール形成工程及び配線溝形成工程の少なくとも一方の工程に、上記本発明のエッチング方法を適用させる。
【００１２】
本発明においては、フロロカーボンガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、及びＣ３Ｆ６から選択される少なくとも１種であることがよい。
【００１３】
本発明においては、前記低誘電率絶縁膜が、有機ＳＯＧ膜、ＳｉＯＣ膜、及び完全有機膜から選択されることがよい。
【００１４】
本発明においては、前記低誘電率絶縁膜からなる層間絶縁膜の下層に、エッチングストップ層を形成しない構成の半導体装置であってもよい。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態の一例を図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【００１６】
（第１の実施の形態）
第１の実施の形態では、例えば、マグネトロン反応性イオンエッチング装置（ＲＩＥ装置：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を準備し、これに低誘電率絶縁膜を有する基板を配置させ、低誘電率絶縁膜にプラズマエッチングしてホールを形成する。
【００１７】
このエッチング条件として、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件で行なう。このような条件下でプラズマエッチングを施し、低誘電率絶縁膜をホールを形成するとホールパターン底部におけるトレンチの発生を抑制することができ、エッチング形状の安定化を図ることができる。
【００１８】
エッチング圧力は、６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上であるが、好ましくは６０〜１２０ｍＴｏｒｒ（７９９９．３２〜１５９９８．６４ｍＰａ）であり、より好ましくは６０〜７０ｍＴｏｒｒ（７９９９．３２〜９３３２．５４ｍＰａ）である。一方、高周波出力（ＲＦパワー）は、６００Ｗ以下であるが、好ましくは４００〜６００Ｗであり、より好ましくは５００〜６００Ｗである。
【００１９】
また、エッチングとして用いるフロロカーボンガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、及びＣ３Ｆ６が挙げられ、エッチンググレードと加工形状を両立させる観点から、好ましくは、Ｃ４Ｆ８を使用することがよい。これらフロロカーボンガスは単独で用いてもよいし、２種以上併用してもよい。
【００２０】
また、Ｏ２／（フロロカーボン＋Ｏ２）の混合比は、２０〜５０％であることがエッチング形状の安定化の観点から好ましく、より好ましくは２０〜３０％であり、さらに好ましくは２０〜２５％である。
【００２１】
また、低誘電率絶縁膜としては、有機ＳＯＧ膜、ＳｉＯＣ膜、及び完全有機膜から選択することができる。なお、完全有機膜とは、Ｓｉを含まないＣ、Ｏ及びＨを主成分とした有機膜のことを示す。
【００２２】
ここで、エッチング条件として、エッチングガス（Ｃ４Ｆ８／Ｏ２／Ａｒの混合ガス［混合比１５／５／５００ｓｃｃｍ］）、ＲＦパワー１２００Ｗの条件のもと、エッチング圧力を変化させてプラズマエッチングを行ない、有機ＳＯＧ膜にビアホールを形成したときの、ビアホールパターン底部に発生するトレンチ深さとエッチング圧力の関係について図１に示す。なお、トレンチ深さＬ（Ｔｒｅｎｃｈ Ｄｅｐｔｈ Ｌ）は、トレンチ中心（ａ）から端部（ビアホール底部）（ｂ）までの深さを示している。
【００２３】
図１に示すように、エッチングガス及びＲＦパワー１２００Ｗの一定条件において、エッチング圧力が６０ｍＴ以上であると、トレンチ深さＬが５０ｎｍ程度まで抑制されることがわかる。
【００２４】
一方、同様に、エッチング条件として、エッチングガス（Ｃ４Ｆ８／Ｏ２／Ａｒの混合ガス［混合比１５／５／５００ｓｃｃｍ］）、エッチング圧力４０ｍＴｏｒｒ（５３３２．８８ｍＰａ）の条件のもと、ＲＦパワーを変化させてプラズマエッチングを行ない、有機ＳＯＧ膜にビアホールを形成しときの、ビアホールパターン底部に発生するトレンチ深さとＲＦパワーの関係について図２に示す。
【００２５】
図２に示すように、エッチングガス及びエッチング圧力４０ｍＴｏｒｒの一定条件において、ＲＦパワー８００Ｗ以下からトレンチが抑制されはじめ、４００Ｗ以下ではトレンチ深さＬが１０〜２０ｎｍ程度まで抑制されることがわかる。
【００２６】
このように、エッチング条件として、従来のようにエッチングガスの種類や混合比を制御するのに対し、本実施形態では、特定のエッチングガスを用いて、圧力及びＲＦパワーを制御するだけでホールパターン底端部に発生するトレンチを抑制することが可能であり、具体的には、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、圧力６０ｍＴ以上、ＲＦパワー６００Ｗ以下の高圧、低ＲＦパワー条件にてトレンチ深さを例えば３０ｎｍ以下に抑制することが可能であることがわかる。
【００２７】
この理由は定かではないが、以下の通りであると推測される。まず、トレンチの発生メカニズムとしては次の２点が考えられている。１つはエッチングした反応生成物が再入射して堆積する際、中央部に比べホールパターン端部近傍の方が薄く堆積するという分布を持っているため、ホールパターン端部ではトレンチが発生するという機構。もう一つは、プラズマから入射してくるイオンがエッチングした側壁に反射し、そのイオンがホールパターン底端部に集中して発生するというメカニズムである。
【００２８】
このため、エッチング中の圧力を上げることでパターン底部に堆積する反応生成物の均一性を向上させ、ＲＦパワーを低下させることで、側壁にて反射したイオンがホールパターン底端部へ集中することを低減し、トレンチの発生を抑制されると考えられる。また、これにより、ホールパターンの底部中央と端部とのエッチング速度が一定となると考えられる。
【００２９】
なお、本実施形態では、低誘電率絶縁膜にビアホールなどの開口を形成した形態を説明したが、例えば、配線溝などの溝を形成する場合でも同様な効果を奏することができる。
【００３０】
（第２の実施の形態）
図３は、本発明の第２の実施の形態を示す半導体装置の製造方法を示す工程図である。
【００３１】
本実施形態は、低誘電率絶縁膜からなる層間絶縁膜の下層に、エッチングストップ層を形成しない（層間絶縁膜をエッチングストップ層とは異なる層上に形成する）、所謂、エッチングストップレスデュアルダマシン構造の半導体装置の製造方法に、上記第１の実施の形態を適用した形態である。
【００３２】
具体的には、図３に示すように、下層絶縁膜上にＣｕ配線１２（第１の配線）を形成し、シリコン窒化膜（拡散防止膜）１１をＣｕ配線層１２上に形成した後、さらに、層間絶縁膜として低誘電率絶縁膜１３をシリコン窒化膜１１上に形成する（図３（Ａ））。次に、低誘電率絶縁膜１３上にキャップ酸化膜（拡散防止膜）１４を形成する（図３（Ｂ））。次に、キャップ酸化膜１４上にフォトレジスト膜１５を塗布し、フォトリソグラフィー技術を用いてビアホール用のパターニングを行う（図３（Ｃ））。その後、キャップ酸化膜１４、低誘電率絶縁膜１３の一括エッチングを行いビアホール１６を形成する（図３（Ｄ））、フォトレジスト膜１５を用いて配線溝用のパターニングする（図３（Ｅ））。次に、キャップ酸化膜１４、低誘電率絶縁膜１３をエッチングし、その後、フォトレジスト１５をアッシングにより除去する。次に、シリコン酸化膜（拡散防止膜）１１をエッチングして配線溝１７を形成する（図３（Ｆ））。そして、ビアホール１６及び配線溝１７にメタルの埋め込こみＣｕ配線層（第２の配線：不図示）を形成する。その後は、上記プロセスを繰り返して多層配線を形成する。
【００３３】
本実施形態では、キャップ酸化膜１４、低誘電率絶縁膜１３の一括エッチングを行いビアホール１６を形成する際（図３（Ｃ））のプラズマエッチング方法として、上記第１の実施の形態を適用する。このため、低誘電率絶縁膜１３のホールパターン底部におけるトレンチの発生が抑制されパターン形状が安定しており、パターン内において拡散防止用バリアメタルの欠損がないため、銅拡散による隣接配線との短絡やトランジスタへの影響を大幅に低減できることができる。
【００３４】
また、本実施形態では、キャップ酸化膜１４、低誘電率絶縁膜１３、シリコン窒化膜（拡散防止膜）１１をエッチングして配線溝１７を形成する際（図３（Ｆ）のプラズマエッチング方法として、上記第１の実施の形態を適用する。上述のように、第１の実施の形態では、エッチング中の圧力を上げることでパターン底部に堆積する反応生成物の均一性を向上させ、ＲＦパワーを低下させることで、側壁にて反射したイオンがホールパターン底端部へ集中することを低減しており、配線溝１７底部中央と端部とのエッチング速度が一定となっている。このため、エッチングストップ層を使用することなく配線溝１７の深さを制御することが可能となる。これにより、エッチングストッパレス構造のダマシン形成が可能となり、配線溝１７下部に誘電率の高いシリコン窒化膜や酸化膜を使用している従来のデュアルダマシン構造と比較して大幅に配線容量を低減することができる。
【００３５】
なお、上記何れの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【００３６】
【発明の効果】
以上説明したように本発明によれば、低誘電率絶縁膜のエッチング形状の安定化を図ったエッチング方法、及びそれを利用した半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】ビアホールパターン底部に発生するトレンチ深さとエッチング圧力の関係について示す関係図である。
【図２】ビアホールパターン底部に発生するトレンチ深さとＲＦパワーの関係について示す関係図である。
【図３】本発明の第２の実施の形態を示す半導体装置の製造方法を示す工程図である。
【符号の説明】
１１ シリコン窒化膜
１２ Ｃｕ配線層
１３ 低誘電率絶縁膜（層間絶縁膜）
１４ キャップ酸化膜
１５ フォトレジスト膜
１６ ビアホール
１７ 配線溝
Claims (11)
- 低誘電率絶縁膜にプラズマエッチングを施すエッチング方法において、
フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだエッチングガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件でプラズマエッチングすることを特徴とするエッチング方法。 - 前記フロロカーボンガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、及びＣ３Ｆ６から選択される少なくとも１種であることを特徴とする請求項１に記載のエッチング方法。
- 前記低誘電率絶縁膜が、有機ＳＯＧ膜、ＳｉＯＣ膜、及び完全有機膜から選択されることを特徴とする請求項１に記載のエッチング方法。
- 低誘電率絶縁膜からなる層間絶縁膜にプラズマエッチングを施すエッチング工程を有する半導体装置の製造方法において、
前記エッチング工程は、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件下で行なわれることを特徴とする半導体装置の製造方法。 - 前記フロロカーボンガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、及びＣ３Ｆ６から選択される少なくとも１種であることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記低誘電率絶縁膜が、有機ＳＯＧ膜、ＳｉＯＣ膜、及び完全有機膜から選択されることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記低誘電率絶縁膜からなる層間絶縁膜の下層に、エッチングストップ層を形成しないことを特徴とする請求項４に記載の半導体装置の製造方法。
- 第１の配線を形成する工程と、
前記第１の配線上に層間絶縁膜として低誘電率絶縁膜を形成する工程と、
前記低誘電率絶縁膜からなる層間絶縁膜に前記第１の配線と下記第２の配線とを電気的に接続するためのコンタクトホールを形成するホール形成工程と、
前記低誘電率絶縁膜からなる層間絶縁膜に下記第２の配線を埋め込むための配線溝を形成する配線溝形成工程と、
を有する半導体装置の製造方法であって、
前記ホール形成工程及び配線溝形成工程の少なくとも一方は、フロロカーボンガス、Ｏ２ガス及びＡｒガスを含んだガス雰囲気下で、且つ圧力６０ｍＴｏｒｒ（７９９９．３２ｍＰａ）以上、及び高周波出力（ＲＦパワー）６００Ｗ以下の条件下でプラズマエッチングを行うことを特徴とする半導体装置の製造方法。 - 前記フロロカーボンガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、及びＣ３Ｆ６から選択される少なくとも１種であることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記低誘電率絶縁膜が、有機ＳＯＧ膜、ＳｉＯＣ膜、及び完全有機膜から選択されることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記低誘電率絶縁膜からなる層間絶縁膜の下層に、エッチングストップ層を形成しないことを特徴とする請求項８に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003149057A JP2004356178A (ja) | 2003-05-27 | 2003-05-27 | エッチング方法、及び半導体装置の製造方法 |
| US10/721,260 US7300882B2 (en) | 2003-05-27 | 2003-11-26 | Etching method and semiconductor device fabricating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003149057A JP2004356178A (ja) | 2003-05-27 | 2003-05-27 | エッチング方法、及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004356178A true JP2004356178A (ja) | 2004-12-16 |
Family
ID=33447677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003149057A Pending JP2004356178A (ja) | 2003-05-27 | 2003-05-27 | エッチング方法、及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7300882B2 (ja) |
| JP (1) | JP2004356178A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8525339B2 (en) | 2011-07-27 | 2013-09-03 | International Business Machines Corporation | Hybrid copper interconnect structure and method of fabricating same |
| US9312203B2 (en) | 2013-01-02 | 2016-04-12 | Globalfoundries Inc. | Dual damascene structure with liner |
| CN111430255B (zh) * | 2020-03-31 | 2021-04-02 | 无锡物联网创新中心有限公司 | 一种刻蚀深度的检测方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931144A (en) * | 1987-07-31 | 1990-06-05 | Texas Instruments Incorporated | Self-aligned nonnested sloped via |
| JP2950110B2 (ja) | 1993-09-24 | 1999-09-20 | 住友金属工業株式会社 | プラズマエッチング方法 |
| JP4554011B2 (ja) * | 1999-08-10 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP2001077086A (ja) * | 1999-08-31 | 2001-03-23 | Oki Electric Ind Co Ltd | 半導体装置のドライエッチング方法 |
| US7311852B2 (en) * | 2001-03-30 | 2007-12-25 | Lam Research Corporation | Method of plasma etching low-k dielectric materials |
| US6562725B2 (en) * | 2001-07-05 | 2003-05-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Dual damascene structure employing nitrogenated silicon carbide and non-nitrogenated silicon carbide etch stop layers |
| US20030181034A1 (en) * | 2002-03-19 | 2003-09-25 | Ping Jiang | Methods for forming vias and trenches with controlled SiC etch rate and selectivity |
| US6897154B2 (en) * | 2002-06-14 | 2005-05-24 | Applied Materials Inc | Selective etching of low-k dielectrics |
-
2003
- 2003-05-27 JP JP2003149057A patent/JP2004356178A/ja active Pending
- 2003-11-26 US US10/721,260 patent/US7300882B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040242011A1 (en) | 2004-12-02 |
| US7300882B2 (en) | 2007-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080407 |
|
| A131 | Notification of reasons for refusal |
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|
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