CN104143521B - 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺 - Google Patents

原位金属硬掩模形状控制的脉冲电介质蚀刻工艺 Download PDF

Info

Publication number
CN104143521B
CN104143521B CN201410188505.5A CN201410188505A CN104143521B CN 104143521 B CN104143521 B CN 104143521B CN 201410188505 A CN201410188505 A CN 201410188505A CN 104143521 B CN104143521 B CN 104143521B
Authority
CN
China
Prior art keywords
layer
hard mask
etching
groove
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410188505.5A
Other languages
English (en)
Other versions
CN104143521A (zh
Inventor
阿南塔·因德拉坎提
巴哈斯卡·拉嘎海拉瓦
艾伦·詹森
汤姆·乔伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN104143521A publication Critical patent/CN104143521A/zh
Application granted granted Critical
Publication of CN104143521B publication Critical patent/CN104143521B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明涉及一种原位金属硬掩模形状控制的脉冲电介质蚀刻工艺，具体而言，一体化沟槽在通孔上(TOV)蚀刻，其中含有氮化钛的材料的金属硬掩模下的低k材料的蚀刻是在交替以下步骤进行的：(a)在保持卡盘的温度在约45℃至80℃时，蚀刻低k材料，以及(b)在保持卡盘的温度在约90至130℃时，金属硬掩模圆整和Ti基残留物去除。

Description

原位金属硬掩模形状控制的脉冲电介质蚀刻工艺
技术领域
本发明涉及一种在等离子体处理装置中处理半导体衬底的方法，并且更具体地涉及执行在含氮化钛(TiN)材料的金属硬掩模(MHM)下方的低k材料的一体化沟槽在通孔上(TOV)蚀刻。
发明背景
在衬底(例如，诸如在平板显示器制造中使用的半导体衬底或玻璃面板)的处理中，经常采用等离子体。作为衬底的处理(化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积等)的一部分，将衬底分成其中每一个将成为集成电路的多个管芯或者矩形区域。接着将衬底在一系列的步骤中进行处理，在所述步骤中材料被选择性地去除(蚀刻)和沉积(淀积)以在其上形成电气元件。
通过在衬底的电介质层上形成导电图案来顺序地创建集成电路。在一个示例性等离子体处理中，在蚀刻之前在衬底上涂布固化乳液(即，例如光致抗蚀剂掩模)的薄膜。然后固化乳液的区域被选择性地去除，使下伏层的部分变成暴露的。然后将衬底放置在等离子体处理室中的衬底支撑结构上，所述衬底支撑结构包括单极或双极电极(被称为卡盘)。然后使适当的蚀刻源气体(如C4F8、C4F6、CHF3、CH2F3、CF4、CH3F、C2F4、N2、O2、Ar、Xe、He、H2、NH3、SF6、BCl3、Cl2等)流入室并通过成组的RF频率轰击以形成等离子体来蚀刻所述衬底的暴露区域。通过调整成组的RF频率控制等离子体中的离子能量的值，优化该蚀刻工艺。
在通常的衬底的制造方法(称为双镶嵌)中，电介质层通过导电插塞填充通孔来电连接。一般地，在电介质层中形成开口，然后将该开口填充导电材料(例如，铝(Al)，铜(Cu)等)，使两组导电图案之间能电接触。这在衬底上的有源区之间建立电接触，如在多层膜堆叠中的互连层。在电介质层的表面上多余的导电材料通常通过化学机械抛光(CMP)去除。
然而，使用目前的其中亚微米通孔接触器和沟槽具有高深宽比的等离子体处理技术可能很难满足在衬底上的高电路密度不断升级的需求。新的低k膜和复合膜堆叠的利用对介电蚀刻工艺和设备提出了一系列新的挑战。
发明内容
本文公开了一种蚀刻多层膜堆叠中自对准的通孔和沟槽的方法，该多层膜堆叠由在等离子体处理装置中温度受控的静电卡盘支承，其中在所述自对准的通孔和沟槽的蚀刻期间所述温度受控的静电卡盘调节所述多层膜堆叠的温度。所述方法包括交替以下步骤：(a)在保持所述卡盘在约45至80℃下时，蚀刻含氮化钛材料的金属硬掩模(MHM)下的低k材料，以及(b)在保持所述卡盘在约90至130℃下时，MHM圆整和去除Ti基残留物，如TiN和TiFx(其中，x<4)，并重复步骤(a)和(b)至少一次。
所述的金属硬掩模优选由选自TiN、TiSiN、TiTaN和TiON以及它们的组合的材料形成。步骤(a)和(b)优选在电容耦合等离子体室中进行，在步骤(a)的过程中，27和60兆赫的RF功率在约300至500瓦特下供给，并且所述室在约40至80毫托的真空压强下，同时供给包括CxFyHz(X≥1，Y≥1，z≥0)、含氧气体和含氮气体的工艺气体持续10至30秒，并在步骤(b)的过程中，60兆赫的RF功率在约100至300瓦下供给，并且所述室在约20至40毫托的真空压强下，同时供给含有CxFy(x≥1，y≥1)和含氮气体的不含氧工艺气体持续10至30秒。
所述方法进一步包括在保持所述多层膜堆叠在约30℃至50℃的温度下时，蚀刻通孔开口进入先前图案化的光致抗蚀剂掩模下的平坦化层，所述平坦化层覆盖并填充预先图案化以形成沟槽的金属硬掩模中的沟槽开口，在所述平坦化层中的所述通孔开口比所述沟槽的开口大，执行所述蚀刻直到在所述沟槽开口中的平坦化材料被除去，并且在所述沟槽开口的其中所述平坦化材料被去除的区域中形成椭圆的通孔开口。在随后的步骤中，在保持所述多层膜堆叠在约0至20℃的温度时，椭圆的通孔开口被蚀刻进入所述金属硬掩模下方的硬掩模层。然后，通过将所述硬掩模层中的椭圆的通孔开口的图案转印到所述电介质层，并继续蚀刻，直到所述椭圆的通孔开口到达所述电介质层之下的蚀刻停止层，同时所述多层堆叠被保持在低于约60℃的温度，椭圆的通孔开口被蚀刻到所述硬掩模层之下的电介质层中。在剥离所述平坦化层以暴露在所述金属硬掩模中的沟槽开口的所述图案后，通过将在所述硬掩模层中的沟槽开口的所述图案转印到所述电介质层，沟槽被蚀刻到所述电介质层，同时蚀刻所述椭圆通孔开口穿过蚀刻停止层，其中，在所述多层堆叠被保持在高于约40℃的温度下时执行所述沟槽蚀刻。
附图说明
图1是用于进行根据本文公开的实施方式的方法的等离子体处理装置的框图。
图2是可以用于进行本文所公开的处理方法的温度受控的静电卡盘的框图。
图3A-H示出了根据本文公开的一实施方式的用于形成自对准通孔的工艺。
图4A示出了在本文中所描述的处理方法的不同的步骤过程中温度受控的静电卡盘(ESC)的温度的优化图形，图4B示出了在温度低于60℃下进行沟槽蚀刻时得到的包含残留物的沟槽在通孔上结构。图4C示出了在温度高于40℃下进行沟槽蚀刻时得到的不含残留物的沟槽在通孔上结构。图4D示出了具有几乎相等的顶部通孔CD和顶部沟槽CD的不含残留物的沟槽在通孔上结构，以及图4E示出了具有几乎相等的顶部通孔CD和顶部沟槽CD的沟槽在通孔上结构的俯视图。
图5A示出了脉冲处理以实现增强金属化的金属硬掩模(MHM)形状控制的温度受控的ESC温度的示图，图5B示出了非最优的低k(标有“K”)和MHM形状(标有“M”)，图5C示出了与图5B相比具有减少的低k底切(undercut)的非最优MHM形状，图5D示出了通过采用多个循环的脉冲处理的最优MHM形状和低k轮廓。图5E示出了一个循环的连续的低k蚀刻和MHM圆整处理的效果，该MHM圆整处理完全去除MHM，但在低k/TEOS界面产生底切和非最优的TOV沟槽间距。图5F示出了其中由于非最佳MHM和低k的形状，孔隙(V)会造成不良的金属化的俯视图，并且图5G示出了其中由于最佳MHM和低k形状提供的适当的金属化的俯视图。
具体实施方式
现在将参照在附图中所示的几个优选实施方式详细描述本发明。在下面的说明中，为了提供对本发明的全面理解，阐述了多个具体的细节。然而，对于本领域技术人员显而易见的是，可以不通过这些具体细节中的一些或全部来实施本发明。在其它情形下，为了避免不必要地使本发明变得不清楚，未详细描述公知的处理步骤和/或结构。
在等离子体蚀刻通孔和沟槽中，在多层膜堆叠中的膜刻面、材料侵蚀、和/或拐角溅射(通常地，蚀刻轮廓)可以通过衬底温度来控制。为了控制衬底温度，衬底可支承在等离子体处理系统的温度受控的静电卡盘(“TC-ESC”)上。通过控制衬底的温度可以提高或降低蚀刻膜材料的选择性，其中，所述衬底的温度通过TC-ESC提高或降低。如本文所公开的，在控制衬底温度的同时可以进行多步骤的等离子体蚀刻处理，以最小化刻面、材料侵蚀、和/或拐角溅射和/或在电介质蚀刻中提供改进的垂直蚀刻轮廓，特别是在限制金属硬掩模层材料中的刻面方面。这样的温度控制可以通过偏置RF信号的控制以控制离子能量来补充，特别是偏置RF信号的频率部分。基于偏置RF信号的加强的选择性的示例性的例子在共同转让的美国专利第8,222,155号中公开，其全部在此通过引用并入本文。
根据一实施方式，进行沟槽在通孔上蚀刻工艺，以提供金属化良好的沟槽轮廓。理想情况下，沟槽轮廓会允许钽/氮化钽阻挡层和铜晶种保形沉积，从而使铜在电镀后良好地附着到这些层。因此，理想的是在金属化过程中没有形成孔隙，这种孔隙导致器件可靠性问题。金属化的失败是由于：(1)TiN是刻面的且刻面具有三角形状，这导致不可靠的铜晶种沉积并且在电镀中的铜随机孔隙。因此，在蚀刻(金属化之前)期间或之后氮化钛的圆整和TiFx(X≥1)去除是有必要的；(2)在HM(TEOS)下低k底切/弯曲加重孔隙，这是由于在PVD工艺中缺乏视线加剧，伴随更差的轮廓形状，导致低k轮廓/侧壁损伤控制；以及(3)随着较小顶部沟槽在通孔上关键尺寸(TOV CD)减少的铜填充工艺的余量(margin)。因为从一个技术节点到另一个节点的过渡过程中CD的缩小是不可避免的，因此需要改进的MHM形状控制。
在上面的三个因素中，(1)和(2)可以通过等离子体蚀刻来控制，即，可以在蚀刻工艺过程中进行TiN圆整，以使最终轮廓湿后清洁与整合流程中的Cu填充工艺兼容。然而，需要实现TiN圆整，同时不影响沟槽以及TOV的尺寸，其需要通过其他电气要求和TDDB(依赖时间的电介质击穿)标准。通过在干法(等离子体)蚀刻过程中合并MHM(TiN)形状控制和/或TiFx去除，可以实现较高的吞吐量，较低成本的处理/晶片，生产价值和将M1V0层与下层的W兼容，使得顶部关键尺寸(CD)的沟槽与顶部通孔CD具有大致相同的尺寸，而在通孔的底部提供椭圆接触区域。
本文使用的“椭圆形”是指具有非圆形横截面，且优选在沟槽的方向的横向方向上具有比平行于沟槽的纵向方向上的CD大约1.5至2倍的CD。沟槽优选具有约80纳米或更小的节距，沟槽CD优选为40纳米或更低。椭圆形通孔可以用具有直径约50nm的圆形开口的掩模形成。所述沟槽是由先前图案化以形成具有约40纳米或更小的CD的沟槽的开口的硬掩模限定。由50nm的开口所形成的通孔在横向上减少至约40nm并在所述纵向方向上保持50纳米的尺寸，以形成硬掩模下面的椭圆形通孔。因此，对于80纳米或更小的沟槽的节距，可以在通孔的底部设置大的接触面积。
通常有两种方法制造双镶嵌衬底：先通孔和先沟槽。在先通孔的方法的一个实例中，衬底首先涂覆光致抗蚀剂，然后将通孔光刻图案化。接着，各向异性蚀刻穿透多层掩膜材料，硬掩模层，并且蚀刻穿过所述衬底的所述低电介质层，并在仅在下伏金属层的上方的蚀刻停止阻挡层停止。接着，剥离通孔光致抗蚀剂层，施加沟槽的光致抗蚀剂并光刻图案化。一些光致抗蚀剂将留在通孔的底部，并防止下部通孔在沟槽蚀刻工艺过程中被过蚀刻。然后第二各向异性蚀刻穿透多层掩膜材料并蚀刻低介电材料向下到所需的深度。该蚀刻形成沟槽。然后，剥离光致抗蚀剂且在通孔底部的蚀刻停止阻挡层用低能量的蚀刻开口，使得下伏铜可以不溅入通孔。如上所述，沟槽和通孔填充导电材料(例如，铝(Al)，铜(Cu)等)，并通过化学机械抛光(CMP)抛光。先通孔方法已被广泛采用于小几何尺寸的装置，因为它避免了当沟槽在通孔之前形成时所发生的光致抗蚀剂集中(pooling)作用，然而，先通孔方法可能易于造成光致抗蚀剂中毒。
另一种替代的方法是先沟槽。在一个实例中，在衬底上涂有光致抗蚀剂并施加沟槽光刻图案。然后各向异性干蚀刻穿透多层掩模，硬掩模层，并且随后剥离光致抗蚀剂。将另一光致抗蚀剂层施加在所述沟槽的硬掩模上，然后将通孔光刻图案化。然后第二各向异性蚀刻穿透硬掩模层并部分蚀刻向下到低K材料中。该蚀刻形成局部通孔。然后，剥离光致抗蚀剂用于有硬掩膜的在通孔上沟槽蚀刻。然后沟槽蚀刻穿透硬掩模层并部分地蚀刻低K材料向下到所需的深度。这个蚀刻也在位于所述通孔底部的最终蚀刻停止阻挡层处停止的同一时间清除通孔的孔。然后，最终的蚀刻停止阻挡层用低能量的蚀刻开口，使得下伏的铜可以不溅入通孔。先沟槽的方法可降低光致抗蚀剂中毒。
图1是用于进行根据本文公开的实施方式的方法的等离子体处理装置的框图。图1示出了半导体器件的处理和制造中使用的电容耦合等离子体蚀刻系统200。在替代实施方式中，可以使用感应耦合等离子体处理系统。该电容耦合等离子体处理系统200包括等离子体反应器202，等离子体反应器202内具有等离子体室204。可变功率源206被耦合到上电极208以影响等离子体室204内产生的等离子体210。
温度受控的ESC 212支撑待处理的衬底214。可变的功率源206a可以耦合到影响等离子体室204内产生的等离子体210的TC-ESC 212。此外，TC-ESC 212可接地。根据本发明的一具体的实施方式，TC-ESC包括嵌入在TC-ESC内以加热或冷却衬底214的一个或多个温度控制机构216。温度控制器218通过功率源220和设备261控制TC-ESC 212的温度，设备261可以包括耦合到一个或多个温度控制机构216的热交换器。在下面进一步讨论一个或多个温度控制机构216和TC-ESC 212的特性。
气体供给机构222，如质量流量控制器上游的歧管，通常从气体源223供给在制造工艺中所需的适当的化学物至等离子体反应器204的内部。排放歧管224从等离子体室204内去除气体和一些颗粒物质。在等离子体室204中的压强通过使用通常的钟摆式的节流阀226来保持。
在等离子体室200中，衬底214(例如多层膜堆叠)的蚀刻通过在真空或低压气氛中暴露衬底214于离子化气体的化合物(等离子体210)来实现。当工艺气体被输送到等离子体室204时，蚀刻工艺开始。通过可变功率源206、206a输送的RF功率电离工艺气体。通过电极208和TC-ESC 212输送的RF功率造成离子轰击朝向TC-ESC 212和衬底214。在蚀刻工艺的过程中，等离子体210与衬底214的表面发生化学反应，以去除未覆盖掩膜的材料。
图2是示出根据本文公开的一实施方式的用于控制衬底310的温度的TC-ESC 212的示意图。控制衬底的温度的方法的一示例性实施方式可在在共同拥有的美国专利第6,921,724号中找到，其全部内容通过引用并入本文。基底302(例如热交换器)支承热绝缘体304。支撑件306，优选是平坦的，被安装在热绝缘体304之上。加热器308嵌入支撑件306。衬底310，如多层膜堆叠，布置在支撑件306之上。热导体312可以提供支撑件306和衬底310之间的紧密热接触。热传导器312优选是气体，如氦，在替代实施方式中是氩。根据氦压强，衬底310和支撑件306之间的热传导可以增加或减少。
根据一实施方式，基底302包括金属材料，优选铝基底冷板，它通过常规的热交换系统(如冷却/加热流体回路)保持在相对恒定的温度。根据另一实施方式，基底302还可以包括非金属材料，如硝酸铝。然而，与在没有加热器308的标准运行中相比，基底302必须被冷却到更大程度。例如，基底302的温度可为在衬底310的所需温度以下的10℃到50℃。基底302还可以提供用于等离子体加热的吸热设备。外部冷却剂冷却器(未示出)可以被用来维持基板的温度。基底302还具有一些孔或腔(未示出)，加热器电源线312或其他供给线通过孔或腔布置。这样的供给线可以包括用于加热器、传感器、高压静电钳位的电源线。本领域的普通技术人员将认识到，供给线路不限于前面提到的这些线路。
根据一实施方式，热绝缘体304充当支撑件306和基底302之间的有效的热阻抗间断。热绝缘体304可包括由聚合物、塑料或陶瓷构成的厚的RTV结合粘结剂层。然而，热绝缘体304的热阻抗间断不能太过度，否则衬底310将不充分冷却。例如，热绝缘体优选地具有为约0.05W/mK至约0.20W/mK的范围的热传导率。在这种情况下，热绝缘体304既充当热电阻元件又充当支撑件306和基底302之间的粘合物。另外，热绝缘体304必须使得等离子体和基底304之间保持有足够的RF耦合。另外，由于位于层的上面和下面不同的材料和温度，热绝缘体304必须承受显著的热机械剪切力。优选地，热绝缘体304的厚度应小于2mm。热绝缘体304可以进一步包括邻接于基底304的腔的多个腔或通孔(未示出)，基底304的腔用于容纳加热器电源线312和其他供给线的部分。在替代实施方式中，热绝缘体304可以是气体板，或更优选气体板(未示出)可以附随在基底302和支撑件306之间的热绝缘体304。优选任选的气体板可包括在内部的隔离气区，其中气体(例如氦气)可以被提供给每个流体隔离气区，以调节其中的热传导率。
根据一实施方式，支撑件306包括陶瓷材料。陶瓷可以是非导电材料，如氧化铝。该支撑件306的形状可以优选地包括在等离子体蚀刻系统中常用的传统的盘状物。该支撑件306优选是常规的静电卡盘，但是可替代地可以是具有用于保持衬底310的机械夹具的陶瓷。根据一实施方式，支撑件306的厚度为约2mm。然而，本领域的普通技术人员将认识到，其它厚度也可以是合适的。根据另一实施方式，支撑件306结构是“粘接到基底的薄盘”型，否则横向传导可以是如此之高，以至于加热器输入横向扩展导致无效区域的分离。支撑件应该允许热局部耗散。
加热器308可以包括至少一个电阻元件。根据一实施方式，加热器308可以被嵌入在钳位电极平面下面的支撑件306中并且以任何合乎期望的图案成形，例如，对称的或任意的形状。加热器308也可具有一个或多个平面加热元件。每个加热元件限定可独立受控的加热区或区域。多区图案具有一个或多个平面加热元件，该平面加热元件作用与到支撑件306的传导冷却相反。与每个加热区相关联的传感器309可以测量每个加热区的温度并将信号发送到控制器或计算机系统，例如，图1的控制器218，以监测和控制每个单独的平面加热元件。例如，如红外发射传感器或热电偶传感器之类传感器可以通过端口安装以直接从衬底310读取。传感器309也可以安装于支撑件306内或安装到支撑件306的背面。加热器308可以通过设置通过在热绝缘体304和基低302的开口的电源线312供电。
根据一实施方式，加热器308包括感应加热器。根据另一实施方式，加热器308包括加热灯，如氪或石英灯。根据又一实施方式，加热器308包括可以冷却或加热的热电模块。对于热电模块，基底和热间断可以是可选的。加热器308还可以包括电阻加热元件。本领域的技术人员将认识到，存在许多其他的方式以加热和冷却支撑件306。
为了便于讨论，图3A示出了多层膜堆叠100的理想化剖视图，代表在开口70、71的重复的图案已被蚀刻在多层膜堆叠100中并随后被掩蔽之后半导体装置的一实施方式的层。在以下的说明中，术语如“之上”和“之下”，可以在此使用以讨论这些层之间的空间关系，可以，但不必总是表示所涉及的层之间的直接接触。应当指出的是，所示的层的上方、下方或之间可以存在其它的附加层。此外，并非所有示出的层一定需要存在，并且某些或全部可以由其它不同层来代替。此外，术语“约”和“基本上”应理解为包含既定值的+/-10％内的值。
，根据工艺配方可以控制包含在衬底(如多层膜堆叠100)内的处理材料的选择性。例如，工艺配方可以包括：(1)选择工艺气体的量和/或工艺气体的成分；(2)选择工艺压强和用于形成等离子体的一个或多个功率电平；(3)选择衬底温度；和(4)选择蚀刻时间，其中，参数1-3可以随时间调整。
正如能理解的是，图3A中的多层膜100堆叠的一部分示出在初始掩模阶段构成为使通孔和沟槽(用于第一金属线/层和第二两个金属线/层之间的第二金属线/层和通孔的最终制造)图案化。在多层薄膜堆叠100的底部，示出了氧化物层10，其包括例如二氧化硅。衬底(如多层膜叠层100)还可以包括各种电介质层和金属层(未示出)，例如铝或铜导体线，可以包含在氧化物层10中。氧化层10上设置有电介质阻挡层15(例如BLoKTM，可从加利福尼亚州圣克拉拉市的Applied Material获得)，其中优选的是氮化物，碳化物，或碳氮化物，诸如SiN，碳化硅，SiCN，或者SiCHN，具有约4.3-5的介电常数。阻挡层15上是一个蚀刻停止层20(“ES1层”)，它可以由氮化硅，碳化硅，磷硅玻璃(PSG)等等组成。ES1层20优选比阻挡层15具有较高的介电常数(即K>5)并且多孔低k电介质层(“PLKD层”)25设置在ES1层20的上方，ES1层20可以优选具有的介电常数为约5和9，PLKD层25，优选地包括超低k材料(例如，SiOC薄膜等)，其中所述PLKD层25包括约1至4.3的介电常数，更优选约1.8至3的介电常数。位于该PLKD层25上方的是第一硬掩模层(“HM1层”)30，其可以是氧化硅膜，如原硅酸四乙酯(“TEOS”)系薄膜，二氧化硅，氮化硅，碳化硅，SiOC，SiON，SiCN，以及它们的组合。HM1层30上面，可以设置金属硬掩模层(“MHM层”)35。MHM层35上方是第二硬掩模层(“HM2层”)40，其优选由可以用于HM1层(如TEOS膜)的材料形成。
多层膜堆叠100可包括开口70、71、72，优选的是，MHM层35和HM2层40先前已经通过蚀刻工艺图案化，形成了沟槽开口70、71，之后形成沟槽，以及在后面的蚀刻步骤中开口72将打开通孔，如图3A-H所示，其显示包含沟槽开口70、71图案的膜堆叠100的一部分。优选地，沟槽开口70、71图案具有约80纳米或更小的节距。在更优选的实施方式中，所述沟槽开口70、71图案可以具有如66纳米或45纳米的节距。图案化的MHM层35可以由钛的氮化物材料(例如TiN，TiSiN，TiTaN，TiON或它们的组合)形成。优选地，该图案化的MHM层35是由TiN形成的。
MHM层35和HM2层40上面优选是三层掩模。三层掩模可以包括底部有机平坦化层(“OPL层”)45，例如底部抗反射层(BARC)之类的抗反射层可以是OPL层45上的硅抗反射涂层(“SiARC层”)50，并且光致抗蚀剂掩模层(“PR层”)55在SiARC层50上面，在其他实施方式中，可以使用不同于SiARC的其他抗反射涂层。当形成OPL层45时，OPL层45的材料填充层35、40中的开口70、71。PR层55可图案化有开口72，使得下伏层可被蚀刻。如图3A所示，其示出了膜堆叠100的一部分，PR层55含有通孔开口72的图案(仅其中之一示于图3A)。优选地，每个通孔开口72与沟槽开口70垂直对准，使得开口72的图案可以被转印到下伏的SiARC层50和OPL层45。在开口72的图案被转印到OPL层45时，填充层35、40中的沟槽开口70的图案的OPL层材料45被去除，以形成椭圆形的开口74。由于开口72比沟槽开口70的宽度大，所以从沟槽开口70去除OPL材料形成具有椭圆形开口，椭圆形开口在横向方向上的CD等于所述沟槽开口的宽度且沿着沟槽的方向(在进入纸平面的方向)的CD2大于CD1。可以去除在开口71下的膜堆叠层，同时开口72通过PR层55保持掩蔽，PR层55允许图案化的沟槽和/或通孔(如以下描述的和进一步图示的)在随后的处理步骤过程中最终在PLKD层25中形成。优选地，所述PR层55是193nm的光致抗蚀剂。可替换地，也可使用248nm的光致抗蚀剂，157nm的光致抗蚀剂，EUV抗蚀剂，或电子敏感的抗蚀剂。在利用任何合适的工艺(包括例如反应离子蚀刻(RIE))的等离子体蚀刻工艺(即去除处理)中可去除没掩蔽的图案化的沟槽和/或通孔。可以理解的是，图3A所示的开口70、71、72可以包括附加的和/或替代的图案化和/或所示的图案可在整个较大的晶片214被重复(参见图1)。优选地，开口70、71、72的图案的排列在整个晶片214的集成电路中重复。
如图3A所示，PR层55中的开口72与在HM2层40和MHM层35中的开口70对准。由于开口70的宽度尺寸小于开口72，所以椭圆形的通孔74会在从沟槽开口70去除的OPL材料的部分中形成。在层40，35中的开口71由层45，50，55掩蔽。这种图案化使得沟槽在通孔上蚀刻能进行。蚀刻工艺首先将PR层55的开口72转印至接触OPL层45上表面的SiARC层50的在开口72内的未掩蔽的部分(参见图3B)。然后在下一步骤中，SiARC层的开口72转印到OPL层45。转印开口72，使得HM2层40的上表面在开口72内暴露，以及在MHM层35和HM2层40中填充开口70的OPL层材料被去除，使得开口70暴露HM1层30的上表面(参见图3C)。在OPL层45的蚀刻过程中，PR层55可以完全去除，露出SiARC层50的先前被屏蔽的部分。此外，在OPL层45的蚀刻过程中，在PR层55被完全除去之后下伏SiARC层50的厚度可以被减小。在本质上，在PR层55的每个开口72的椭圆形的版本将被转印到SiARC和OPL层50、45，直到HM1层30在HM2和MHM层40、35的椭圆形的开口74露出。该HM2和MHM层40、35的限定椭圆形开口74的材料提供用于蚀刻到HM1层30的掩模。在一个优选的实施方式中，开口72是直径约50nm的圆形。此时，在这个过程中，应理解的是，在随后的蚀刻步骤中图案化的MHM层35的未暴露的角落部分会成为暴露的，并为在多层膜堆叠100中的最终的沟槽和/或通孔提供以后的掩模。
OPL层45的图案化的部分已经从开口72、70去除以形成椭圆形的开口74之后，多层膜堆叠100经受处理，使得在硬掩模开口步骤中椭圆形的开口74的图案被转印到HM1层30。硬掩模开口步骤暴露开口72内的MHM层35的上表面，并暴露椭圆形开口74内的PLKD层25，如图3D所示。该MHM层35形成用于之后的蚀刻步骤的掩膜。在硬掩模开口步骤的过程中，SiARC层50可以完全去除，或替代地，掩蔽SiARC层50的厚度可以被减小。在硬掩模开口步骤后，如果保持掩蔽SiARC层的一部分，则可以利用任何合适的工艺执行去除工艺以完全去除SiARC层50、暴露OPL层45，如图3E所示。
图3E示出了已经执行部分的通孔蚀刻步骤之后的多层膜堆叠100。在部分的通孔蚀刻步骤的过程中，MHM层35的椭圆形的开口74的图案被转印到PLKD层25直至到达ES1层20，使得ES1层20被部分蚀刻以形成通孔(即增加多层膜堆叠100中的开口74的深度)。优选部分的通孔蚀刻步骤蚀刻通孔至约90％的最终的通孔深度的目标深度。在部分的通孔蚀刻步骤的过程中，在OPL层45中的开口72预先形成用于图案化的沟槽和/或通孔的初始开口，该开口72的关键尺寸(“CD”)比包括在MHM层35中的沟槽开口70的CD大，使得形成的通孔可以是椭圆形的。但是，在暴露部分的通孔蚀刻步骤的过程中，在暴露部分的MHM层35的厚度可以减小，以形成自对准的通孔，PLKD层25和ES1层20应在不完全去除MHM层35的情况下被去除。(即PLKD层25和下伏层ES1层20的蚀刻速率应大于MHM层35的蚀刻速率)。此外，PLKD层25的蚀刻应该被控制，使得MHM层35的刻面和/或拐角损失不减少之后通孔和/或沟槽蚀刻和蚀刻后处理(如湿法清洁，溅射，或金属化工艺)的沟槽余量。在下面讨论控制MHM层35的刻面和/或拐角损失的方法。在部分的通孔蚀刻之后MHM层35可以部分地侵蚀，使得开口72延伸入MHM层35的上表面。
图3F示出了在已经执行OPL层45的剥离的后续步骤之后多层膜堆100的截面图。剥离OPL层45完全暴露了HM2层40并去除了在MHM层35和HM2层40内的沟槽开口71内的OPL层材料。
图3G示出了在已经执行沟槽蚀刻步骤之后的多层膜堆100。在沟槽蚀刻步骤沟槽中，在多层膜堆叠100的PLKD层25中形成沟槽70、71，且椭圆形开口74内露出的ES1层20被除去，从而延伸椭圆形通孔开口70。为了形成沟槽，MHM层35的开口70、71的图案被转印到HM1层30的暴露部分且随后沟槽开口70、71的图案被转印到在PLKD层25的预定的深度。优选HM1层30和PLKD层25的蚀刻速率大于ES1层20的蚀刻速率。此外在沟槽蚀刻过程中，HM2层40可以完全去除露出MHM层35。在沟槽蚀刻过程中，应该控制HM1层30、PLKD层25和ES1层20的蚀刻，使得MHM层35的刻面和/或拐角损失不减少之后衬垫的去除步骤以及蚀刻后处理(例如湿清洁，溅射或金属化工艺)的沟槽余量。在下面讨论控制MHM层35的刻面和/或拐角损失的方法。
图3H示出了已经执行衬垫的去除步骤之后的多层膜堆叠。衬垫去除步骤优选将MHM层、HM1层、PLKD层以及ES1层20的椭圆形开口74转印到阻挡层15，且从其中形成的椭圆形通孔可以形成至最终预定的深度。
在椭圆形通孔74已经形成至最终预定的深度之后，然后通孔可以填充有导电材料(例如，铝(Al)，铜(Cu)等)，以使两组导电图案之间能够电接触。这在多层膜堆叠100中的互连层之间建立了电接触。电介质层的表面上的任何多余的导电材料可以通过化学机械抛光除去。
图3A-H和用于描述本文中所公开的方法的各个步骤仅通过示例的方式来解释，而不应解释为以任何方式限制其范围。本领域技术人员会理解，此处所描述的原理可以用任何类型的适当安排的一个设备和/或多个设备来实现。
在处理期间，TC-ESC容纳多层膜堆叠(如多层膜堆叠100)在适当位置，并且可以应用RF偏置至多层膜堆叠100。离子能量且由此导致的沉积和/或蚀刻速率也可以通过TC-ESC来控制。所施加的RF功率优选是介于约100至2000瓦之间，且提供给下电极和/或上电极的各种RF频率可以用于实现该偏置条件，各种RF频率如2兆赫、13.56兆赫、27兆赫、60兆赫、或90兆赫。优选地，该RF能量以两个不同的频率提供至在下电极或以不同的第一和第二频率提供至上电极和下电极。更优选地，60/27兆赫的等离子体用于蚀刻步骤，例如部分通孔蚀刻步骤。
所述的多层膜堆叠100优选在一系列蚀刻步骤(即，将图案转印通过多层膜叠层)处理。优选地，所述一系列的蚀刻步骤利用TC-ESC以控制在所述系列的蚀刻步骤过程中多层膜堆叠100的温度，以实现在该多层膜堆叠100不同层之间的蚀刻选择性。优选的温度控制方案会在第一温度下转印图案到多层膜堆叠100的掩膜层，如SiARC层50和OPL层45。优选地，所述第一温度低于约60℃。更优选地，所述第一温度为约30℃至50℃。然后在随后图案转印到下伏硬掩模层(如HM1层30，MHM层35，和HM2层40)以及下伏的电介质层(如PLKD层25和ES1层20)以形成部分地延伸到所述ES1层20的通孔开口的过程中，降低多层膜堆叠100的温度至第二温度。优选所述第二温度为约0至20℃。然后在随后的沟槽蚀刻过程中，多层膜堆叠的温度优选升高使得沟槽可被图案化在PLKD层25中，同时蚀刻穿过在ES1层20的通孔开口。优选地，第三温度高于约40℃。为了提供MHM圆整和去除Ti系的残留物，如TiN和TiFx蚀刻副产物，该低k蚀刻优选是脉冲的，使得开口以较低的温度用第一工艺气体蚀刻，随后用第二工艺气体在较高的温度进行MHM圆整和Ti系残留物去除。
该TC-ESC控制多层膜堆叠100，其中在蚀刻过程中温度可以升高或降低。氦背侧气体可用于提供多层膜堆叠100和TC-ESC之间的热耦合，使得TC-ESC可以调整处理期间多层膜叠层100的温度。用于处理多层膜堆叠100的温度优选为介于约0至120℃之间。在处理过程中调节多层膜堆100的温度可以提高或降低蚀刻过程中包含在所述多层膜堆叠100的层中的不同的材料在蚀刻过程中的选择性，具体取决于被处理的材料。优选地，TC-ESC可以以至少约每秒1℃的速率升高或降低多层膜堆叠的温度，例如，ESC温度可以以每秒约2℃或更高的速率逐步升高。
在多层膜堆叠100的处理过程中，优选调节多层膜堆叠100的温度以增加或减少包含在多层膜堆叠100内的材料的选择性。例如，可以调整TC-ESC的每个热区，以达到每个热区中的最佳蚀刻条件。图4A示出了本文中所描述的处理方法的不同步骤的过程中TC-ESC温度的优化曲线图。在最初的处理步骤410过程中，如执行对掩模层(如SiARC层50和OPL层45)的开口的步骤中，TC-ESC优选保持多层膜堆叠100的温度在介于约30℃至50℃之间。在掩模层被打开之后，HM1层30优选打开以形成椭圆形通孔开口74。作为打开沟槽开口70内的HM1层30的暴露部分的结果，去除HM2层40的在开口72内的暴露位置的部分。去除在未掩蔽的位置处的所有HM2层40将沟槽图案化的MHM层35的角落暴露于工艺气体。在HM1层30的开口以及随后的部分通孔蚀刻过程中暴露于工艺气体可能会引起MHM层35的刻面和/或拐角溅射，以及产生可在多层膜堆叠100上形成残余物的蚀刻副产物。例如，如果MHM层35是由TiN形成的，则该TiN层的蚀刻可形成TiFx(其中x<4)，这是不合乎期望的。为了减少这些影响，TC-ESC优选减少在处理步骤420过程中的多层膜堆叠100的温度，以使得在硬掩模开口和部分通孔蚀刻过程中提高MHM层35的选择性。优选地，当打开HM1层30时，TC-ESC维持多层膜堆叠100的温度低于约60℃，更优选地，在部分通孔蚀刻的过程中TC-ESC维持多层膜堆叠100在约0℃至20℃之间的温度下。在替代实施方式中，多层膜堆叠100的温度可随着部分通孔蚀刻的进行而升高。例如，部分通孔蚀刻步骤可在约0°至20℃之间的温度下开始，并随着蚀刻的进行可以逐渐升高。优选地，在部分通孔蚀刻过程中温度的逐渐升高不会将多层膜堆叠100的温度升高至高于约60℃。在又一替代的实施方式中，可以首先在HM1开口步骤或部分通孔蚀刻的初始阶段降低多层膜堆叠100的温度，然后随着部分通孔蚀刻的进行而升高。
虽然降低的温度下使MHM层35中的刻面、MHM侵蚀和/或拐角溅射最小化，但降低的温度也可能导致MHM残留物(例如钛基残留物，如TiFx非挥发性副产物)的形成。除了残留物的形成，降低的处理温度也可导致成角度的通孔和沟槽轮廓，以及导致在通孔的基部的减小的目标CD。因此，在下一个处理步骤430中，控制工艺条件，使得PLKD 25以提供MHM层35上的圆角的方式被蚀刻并去除Ti基残留物。通过在处理过程中多层膜堆叠100的不同温度下交替低k蚀刻和MHM圆整步骤，其中在低k蚀刻过程中较低的温度和MHM圆整过程中较高的温度，可以得到具有改进的金属化的无残留物的沟槽在通孔上结构。此外，也能够弄直所述一个或多个沟槽和通孔的轮廓，使轮廓更接近90度，在通孔底部或通孔底部附近有更直的通孔轮廓，在位于多层膜堆叠的不同层处的沟槽之间可以形成更好的电连接。图4D示出了无残余物的沟槽在通孔上结构，其具有基本垂直轮廓的沟槽70、71，基本相等的顶部通孔CD和顶部沟槽CD以及在椭圆形通孔74的底部的大的接触面积75，其中所述接触面积至少在沟槽的方向(延伸到所述纸张的平面)上比横向方向(在图4D从左至右)长至少1.5倍。图4E示出了沟槽在通孔上结构的俯视图，其中椭圆形的通孔74与沟槽70对准，并且椭圆形通孔74和沟槽70具有几乎相等的顶部通孔CD和顶部沟槽CD。在椭圆形的通孔74的底部的接触面积在沟槽的方向上比在横向方向上长至少1.5倍(在图4E从左至右)，从而形成椭圆形的通孔74。
在交替低k蚀刻和MHM圆整步骤过程中的工艺条件可以被控制，以避免在MHM层35上刻面和对MHM层35的下方低k的底切。例如，低k蚀刻可以在45至80℃下进行，并在MHM圆整步骤可在约90至130℃下进行。循环的次数和时间可根据所使用的设备和在堆叠100上的材料进行调整。当使用电容耦合等离子体(CCP)室时，在脉冲工艺过程中的循环的数量可以少至2个或超过5个，优选2至4个循环，低k时间与MHM圆整的时间比的范围为1:3至3:1。例如，每个低k蚀刻的范围可以从10到20秒，每MHM圆整步骤的范围可以从20到40秒。卡盘的温度优选是以1℃/秒或更快速率渐升或渐降。脉冲工艺过程的优点是能够避免可引起随时间变化的电介质击穿(TDDB)的CD损失，以及能够进行无孔隙的金属化。
可以用任何合适的蚀刻气体化学物进行该低k蚀刻。优选的蚀刻气体是CxFyHz(X≥1，Y≥1时，z≥0)，如C4F8，含氧气体，如CO，含氮气体，如N2以及惰性气体，如Ar，保持卡盘在约60℃至80℃下，优选是约70℃下。在低k蚀刻过程中，聚合物蚀刻副产物使蚀刻的通孔和沟槽的侧壁钝化。当采用双频率CCP蚀刻室时，在约300至500瓦特供给的60兆赫和27兆赫的射频可以实现40纳米或更小的沟槽在通孔上(TOV)的间距。在室中的真空压强优选为40至80毫托，在约100至200瓦特供给的2兆赫射频偏置对TiN是有选择性的并避免TiN沉积在沟槽中。优选地，TiN的选择性为至少约5:1(低k蚀刻速率/TiN的蚀刻速率)。
可以用任何合适的工艺气体进行MHM圆整步骤。一种优选的工艺气体是不含氧的，并且包括为CxFy(X≥1，y≥1)，例如CF4和含氮气体，如N2或NH3，同时保持卡盘在约100℃至120℃，优选为约110℃。当使用CCP蚀刻室时，在约100至300瓦特供给的60兆赫的RF能有效地除去在交替工艺步骤的低k蚀刻阶段过程中产生的Ti基残留物，诸如TiN和TiFx(x<4)残留物。室压强优选为20至40毫托，且工艺条件是有效的，以提供具有低k选择性为约0.5:1至2:1(低k蚀刻速率/的Ti的蚀刻速率)的化学蚀刻，并达到预期的剩余的TiN掩膜层的圆整。
图5A示出了脉冲低k蚀刻和MHM圆整工艺的两个循环。在循环1中，蚀刻沟槽和通孔，同时钝化侧壁，同时保持TC-ESC在较低的温度，例如约45℃至80℃，接着将TC-ESC渐升至较高的温度，如约90℃或更高，以实现MHM(TiN)的圆整并去除在低k蚀刻过程中产生的Ti基残留物，诸如TiN和TiFx。在循环2，重复低k和MHM圆整步骤。
图5B示出了在没有单独MHM圆整步骤的情况下的低k蚀刻，其中TiN MHM(标识为“M”)和低k(标识为“K”)具有导致在随后的金属化不可靠的铜填充的非最佳的形状。
图5C示出了非最优MHM形状，但该低k的底切较不显著。在蚀刻过程中TiN MHM的刻面使离子偏转，MHM下面的低k材料的底切导致铜的孔隙和可靠性问题。图5D示出了脉冲工艺如何可产生最佳MHM和低k的形状，从而提供最佳的金属化。
图5E示出了顺序步骤的低k蚀刻和MHM圆整(一个循环)的结果。证明用一个循环能够去除/圆整TiN。然而，在TEOS/低k界面有明显的底切。
图5F示出了由于在铜填充中的孔隙(标识为“V”)而造成的沟槽的不良金属化(标识为“T”)，而图5G示出了所期望的无孔隙金属铜。
虽然已参照具体的实施方式对本文所公开的实施方式进行了详细描述，但显而易见的是，本领域的技术人员在不脱离本发明的权利要求的范围的情况下可以做出各种变化和修改，并且采用等同方案。

Claims (16)

1.一种蚀刻多层膜堆叠中自对准的通孔和沟槽的方法，该多层膜堆叠由在等离子体处理装置中的温度受控的静电卡盘支承，其中在所述自对准的通孔和沟槽的蚀刻期间所述温度受控的静电卡盘调节所述多层膜堆叠的温度，所述方法包括交替以下步骤：(a)在保持所述温度受控的静电卡盘在45至80℃下时，蚀刻含氮化钛材料的金属硬掩模(MHM)下的低k材料，以及(b)在保持所述温度受控的静电卡盘在90至130℃下时，MHM圆整和去除Ti基残留物，并重复步骤(a)和(b)至少一次，其中重复步骤(a)中的所述低k材料和所述金属硬掩模与原始步骤(a)中的所述低k材料和所述金属硬掩模相同。
2.根据权利要求1所述的方法，其中，所述金属硬掩模由选自TiN、TiSiN、TiTaN和TiON以及它们的组合中的材料形成。
3.根据权利要求1所述的方法，其中步骤(a)和(b)在电容耦合等离子体室中进行，在步骤(a)的过程中，将27和60兆赫的RF功率在300至500瓦特下供给，并且所述电容耦合等离子体室在40至80毫托的真空压强下，同时供给包括CxFyHz(x≥1，y≥1，z≥0)、含氧气体和含氮气体的工艺气体持续10至30秒，并在步骤(b)的过程中，60兆赫的RF功率在100至300瓦下供给，并且所述电容耦合等离子体室在20至40毫托的真空压强下，同时供给含有CxFy(x≥1，y≥1)和含氮气体的不含氧工艺气体持续10至30秒。
4.根据权利要求1所述的方法，其中，所述等离子体处理装置包括双频率中等密度的电容耦合等离子体反应器，该电容耦合等离子体反应器包括上喷头电极和下电极，并且在步骤(a)的过程中在2兆赫RF偏置以100至200瓦被提供给所述下电极。
5.根据权利要求1所述的方法，其中，步骤(a)和步骤(b)进行的总时间高达60秒，步骤(a)/步骤(b)的时间比为1:3至3:1。
6.根据权利要求1所述的方法，其中，步骤(a)和(b)完成时所述金属硬掩模的拐角被整圆且避免了所述金属硬掩模下方的所述低k材料的底切。
7.根据权利要求1所述的方法，其中，在步骤(a)的过程中所述含氮化钛材料的蚀刻选择性为至少5:1(低k的蚀刻速率/TiN的蚀刻速率)，在步骤(b)的过程中所述蚀刻选择性为0.5:1至2:1(低k的蚀刻速率/TiN的蚀刻速率)。
8.根据权利要求1所述的方法，其中，步骤(a)和(b)被重复二至四次。
9.根据权利要求3所述的方法，其中，在步骤(a)的过程中所述工艺气体是C4F8、CO、N2和Ar，并且在步骤(b)的过程中所述不含氧工艺气体是CF4和N2或CF4和NH3。
10.根据权利要求1所述的方法，其还包括：
在保持所述多层膜堆叠在30℃至50℃的温度时，蚀刻通孔开口进入先前图案化的光致抗蚀剂掩模下的平坦化层，所述平坦化层覆盖并填充预先图案化以形成沟槽的金属硬掩模中的沟槽开口，在所述平坦化层中的所述通孔开口比所述沟槽的开口大，执行所述蚀刻直到在所述沟槽开口中的平坦化材料被除去，并且在所述沟槽开口的其中所述平坦化材料被去除的区域中形成椭圆的通孔开口；
在保持所述多层膜堆叠在0至20℃的温度时，蚀刻椭圆形的通孔开口进入所述金属硬掩模下方的硬掩模层；
通过将所述硬掩模层中的椭圆形的通孔开口的图案转印进入电介质层，蚀刻椭圆形的通孔开口进入所述硬掩模层之下的所述电介质层中，并继续所述蚀刻，直到所述椭圆形的通孔开口到达所述电介质层之下的蚀刻停止层，同时所述多层膜堆叠被保持在低于60℃的温度；
剥离所述平坦化层以暴露在所述金属硬掩模中的沟槽开口的图案；
通过将在所述硬掩模层中的沟槽开口的所述图案转印到所述电介质层，蚀刻沟槽进入所述电介质层，同时蚀刻所述椭圆形的通孔开口穿过所述蚀刻停止层。
11.根据权利要求10所述的方法，其还包括在所述多层膜堆叠被保持在高于40℃的温度下时蚀刻所述椭圆形的通孔开口进入所述蚀刻停止层下方的电介质阻挡层。
12.根据权利要求10所述的方法，其中，所述先前图案化的光致抗蚀剂掩模在含硅抗反射涂层(SiARC层)的上面，以及所述平坦化层是有机平坦化层(OPL)。
13.根据权利要求10所述的方法，其中，椭圆形的通孔开口具有垂直侧壁。
14.根据权利要求10所述的方法，其中，含硅抗反射涂层(SiARC层)在所述先前图案化的光致抗蚀剂掩模下方，且所述硬掩模层包括在上部含硅的硬掩模层的和下部含硅的硬掩模层之间的TiN层，所述方法包括在将所述通孔开口转印进入所述平坦化层之前将所述通孔开口转印到所述SiARC层，并在将所述椭圆形通孔开口转印进入所述电介质层之前转印所述椭圆形通孔开口进入所述下部含硅的硬掩模层。
15.根据权利要求12所述的方法，其中，所述硬掩模层包括下部硬掩模(HM1)层，所述HM1层上的金属硬掩模(MHM)层，以及在MHM层上的上部硬掩模(HM2)，所述MHM层和所述HM2层包括沟槽开口的所述图案，所述方法包括将所述椭圆形通孔开口转印进入所述HM1层。
16.根据权利要求10所述的方法，其中，所述多层膜堆叠包括在所述电介质层下方的蚀刻停止层和在所述蚀刻停止层下方的阻挡层，所述方法包括在剥离所述平坦化层之前将所述椭圆形通孔开口转印进入所述蚀刻停止层，在转印所述沟槽开口进入所述电介质层的步骤过程中，将所述椭圆形通孔开口延伸通过所述蚀刻停止层，并随后将所述椭圆形通孔开口转印进入所述阻挡层。
CN201410188505.5A 2013-05-07 2014-05-06 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺 Active CN104143521B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/888,901 2013-05-07
US13/888,901 US8906810B2 (en) 2013-05-07 2013-05-07 Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization

Publications (2)

Publication Number Publication Date
CN104143521A CN104143521A (zh) 2014-11-12
CN104143521B true CN104143521B (zh) 2019-01-01

Family

ID=51852665

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410188505.5A Active CN104143521B (zh) 2013-05-07 2014-05-06 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺

Country Status (4)

Country Link
US (1) US8906810B2 (zh)
KR (1) KR102185347B1 (zh)
CN (1) CN104143521B (zh)
TW (1) TWI621181B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220076969A1 (en) * 2020-06-16 2022-03-10 Changxin Memory Technologies, Inc. Semiconductor equipment regulation method and semiconductor device fabrication method

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853579B2 (en) * 2013-12-18 2017-12-26 Applied Materials, Inc. Rotatable heated electrostatic chuck
JP6325424B2 (ja) * 2014-11-21 2018-05-16 日本特殊陶業株式会社 静電チャック
JP6408903B2 (ja) * 2014-12-25 2018-10-17 東京エレクトロン株式会社 エッチング処理方法及びエッチング処理装置
KR20170002764A (ko) 2015-06-29 2017-01-09 삼성전자주식회사 반도체 소자의 제조 방법
JP2017059750A (ja) * 2015-09-18 2017-03-23 東京エレクトロン株式会社 被処理体を処理する方法
US11024507B2 (en) * 2016-03-31 2021-06-01 Tokyo Electron Limited Substrate liquid processing apparatus, substrate liquid processing method, and computer-redable storage medium having substrate liquid processing program stored therein
KR20180001629A (ko) * 2016-06-24 2018-01-05 세메스 주식회사 기판 처리 장치 및 기판 처리 방법
US10211151B2 (en) * 2016-06-30 2019-02-19 International Business Machines Corporation Enhanced self-alignment of vias for asemiconductor device
JP2018046185A (ja) * 2016-09-15 2018-03-22 東京エレクトロン株式会社 酸化シリコン及び窒化シリコンを互いに選択的にエッチングする方法
CN109407431A (zh) * 2017-08-17 2019-03-01 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板
KR102549542B1 (ko) 2017-09-12 2023-06-29 삼성전자주식회사 금속 하드마스크 및 반도체 소자의 제조 방법
US10522394B2 (en) * 2017-09-25 2019-12-31 Marvell World Trade Ltd. Method of creating aligned vias in ultra-high density integrated circuits
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate
AT523061B1 (de) * 2019-10-16 2021-05-15 Ess Holding Gmbh Verfahren zur Oberflächenbeschichtung von Werkstücken
CN110867374B (zh) * 2019-11-25 2022-06-14 上海华力微电子有限公司 金属硬质掩模一体化刻蚀方法及其控制系统
TWI821064B (zh) * 2022-12-07 2023-11-01 國立成功大學 反應式離子蝕刻處理方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010034106A1 (en) * 1999-12-22 2001-10-25 Theodore Moise Hardmask designs for dry etching FeRAM capacitor stacks
US20020182880A1 (en) * 2001-03-30 2002-12-05 Zhu Helen H. Method of plasma etching silicon nitride
CN1860595A (zh) * 2001-03-30 2006-11-08 兰姆研究公司 等离子体刻蚀低k有机硅酸盐材料的方法
US20130023122A1 (en) * 2011-07-20 2013-01-24 Nemani Srinivas D Method of multiple patterning of a low-k dielectric film

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037547A (en) 1997-12-03 2000-03-14 Advanced Micro Devices, Inc. Via configuration with decreased pitch and/or increased routing space
US6124201A (en) 1998-06-12 2000-09-26 Advanced Micro Devices, Inc. Method for manufacturing semiconductors with self-aligning vias
JP2001156170A (ja) 1999-11-30 2001-06-08 Sony Corp 多層配線の製造方法
US6949203B2 (en) 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
JP4850332B2 (ja) 2000-10-18 2012-01-11 東京エレクトロン株式会社 デュアルダマシン構造のエッチング方法
US6741446B2 (en) 2001-03-30 2004-05-25 Lam Research Corporation Vacuum plasma processor and method of operating same
KR100386622B1 (ko) 2001-06-27 2003-06-09 주식회사 하이닉스반도체 듀얼 다마신 배선 형성방법
TW567554B (en) 2001-08-08 2003-12-21 Lam Res Corp All dual damascene oxide etch process steps in one confined plasma chamber
US20030119305A1 (en) 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
US6921724B2 (en) 2002-04-02 2005-07-26 Lam Research Corporation Variable temperature processes for tunable electrostatic chuck
US7547635B2 (en) 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
DE10228344B4 (de) 2002-06-25 2007-02-08 Infineon Technologies Ag Verfahren zur Herstellung von Mikrostrukturen sowie Anordnung von Mikrostrukturen
JP4104426B2 (ja) 2002-10-30 2008-06-18 富士通株式会社 半導体装置の製造方法
US7132369B2 (en) 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
US7253115B2 (en) 2003-02-06 2007-08-07 Applied Materials, Inc. Dual damascene etch processes
US7115517B2 (en) 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
US7141505B2 (en) 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
US7361607B2 (en) 2003-06-27 2008-04-22 Lam Research Corporation Method for multi-layer resist plasma etch
US7309448B2 (en) 2003-08-08 2007-12-18 Applied Materials, Inc. Selective etch process of a sacrificial light absorbing material (SLAM) over a dielectric material
US7091612B2 (en) 2003-10-14 2006-08-15 Infineon Technologies Ag Dual damascene structure and method
US7078350B2 (en) 2004-03-19 2006-07-18 Lam Research Corporation Methods for the optimization of substrate etching in a plasma processing system
US8222155B2 (en) 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system
JP4516450B2 (ja) 2005-03-02 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2006100946A1 (ja) 2005-03-24 2006-09-28 Pioneer Corporation 画像信号再符号化装置及び画像信号再符号化方法
US7432194B2 (en) 2005-06-10 2008-10-07 United Microelectronics Corp. Etching method and method for forming contact opening
US7319067B2 (en) 2005-11-07 2008-01-15 United Microelectronics Corp. Method of simultaneously controlling ADI-AEI CD differences of openings having different sizes and etching process utilizing the same method
US7378343B2 (en) 2005-11-17 2008-05-27 United Microelectronics Corp. Dual damascence process utilizing teos-based silicon oxide cap layer having reduced carbon content
US7358182B2 (en) 2005-12-22 2008-04-15 International Business Machines Corporation Method of forming an interconnect structure
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US20070218681A1 (en) 2006-03-16 2007-09-20 Tokyo Electron Limited Plasma etching method and computer-readable storage medium
US20070224827A1 (en) 2006-03-22 2007-09-27 Ying Xiao Methods for etching a bottom anti-reflective coating layer in dual damascene application
US20070232048A1 (en) 2006-03-31 2007-10-04 Koji Miyata Damascene interconnection having a SiCOH low k layer
US7618889B2 (en) 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
JP5192209B2 (ja) 2006-10-06 2013-05-08 東京エレクトロン株式会社 プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP5211503B2 (ja) 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
US8084357B2 (en) 2007-04-11 2011-12-27 United Microelectronics Corp. Method for manufacturing a dual damascene opening comprising a trench opening and a via opening
US7741224B2 (en) 2007-07-11 2010-06-22 Texas Instruments Incorporated Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
US7935640B2 (en) 2007-08-10 2011-05-03 Tokyo Electron Limited Method for forming a damascene structure
US8158524B2 (en) 2007-09-27 2012-04-17 Lam Research Corporation Line width roughness control with arc layer open
JP5248902B2 (ja) 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
US8143138B2 (en) 2008-09-29 2012-03-27 Applied Materials, Inc. Method for fabricating interconnect structures for semiconductor devices
US8252192B2 (en) 2009-03-26 2012-08-28 Tokyo Electron Limited Method of pattern etching a dielectric film while removing a mask layer
US8263492B2 (en) 2009-04-29 2012-09-11 International Business Machines Corporation Through substrate vias
US8247332B2 (en) 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US20110253670A1 (en) 2010-04-19 2011-10-20 Applied Materials, Inc. Methods for etching silicon-based antireflective layers
US8105942B2 (en) 2010-04-20 2012-01-31 Globalfoundries Inc. CMP-first damascene process scheme
US8435901B2 (en) * 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
US20120064713A1 (en) 2010-09-10 2012-03-15 Tokyo Electron Limited Ultra-low-k dual damascene structure and method of fabricating
US8114769B1 (en) 2010-12-31 2012-02-14 Globalfoundries Singapore Pte, Lte. Methods and structures to enable self-aligned via etch for Cu damascene structure using trench first metal hard mask (TFMHM) scheme
US8173451B1 (en) 2011-02-16 2012-05-08 Tokyo Electron Limited Etch stage measurement system
JP2012174989A (ja) 2011-02-23 2012-09-10 Toshiba Corp 半導体装置の製造方法
JP2012209287A (ja) 2011-03-29 2012-10-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8513114B2 (en) 2011-04-29 2013-08-20 Renesas Electronics Corporation Method for forming a dual damascene interconnect structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010034106A1 (en) * 1999-12-22 2001-10-25 Theodore Moise Hardmask designs for dry etching FeRAM capacitor stacks
US20020182880A1 (en) * 2001-03-30 2002-12-05 Zhu Helen H. Method of plasma etching silicon nitride
CN1860595A (zh) * 2001-03-30 2006-11-08 兰姆研究公司 等离子体刻蚀低k有机硅酸盐材料的方法
US20130023122A1 (en) * 2011-07-20 2013-01-24 Nemani Srinivas D Method of multiple patterning of a low-k dielectric film

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220076969A1 (en) * 2020-06-16 2022-03-10 Changxin Memory Technologies, Inc. Semiconductor equipment regulation method and semiconductor device fabrication method

Also Published As

Publication number Publication date
US20140335697A1 (en) 2014-11-13
TWI621181B (zh) 2018-04-11
US8906810B2 (en) 2014-12-09
TW201519318A (zh) 2015-05-16
CN104143521A (zh) 2014-11-12
KR20140132295A (ko) 2014-11-17
KR102185347B1 (ko) 2020-12-02

Similar Documents

Publication Publication Date Title
CN104143521B (zh) 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺
TWI796358B (zh) 選擇性蝕刻的自對準通孔製程
US8668835B1 (en) Method of etching self-aligned vias and trenches in a multi-layer film stack
JP6334631B2 (ja) 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法
CN1997771B (zh) 等离子体处理系统中基片蚀刻的方法
US7115517B2 (en) Method of fabricating a dual damascene interconnect structure
CN107039265B (zh) 硬掩膜的自限性平坦化
US6991739B2 (en) Method of photoresist removal in the presence of a dielectric layer having a low k-value
US20070026665A1 (en) Method of fabricating a dual damascene interconnect structure
JP6921990B2 (ja) 超伝導体相互接続のための予洗浄および堆積の方法
TW200305948A (en) System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
JP2016139792A (ja) 異方性タングステンエッチングのための方法および装置
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
JP5161461B2 (ja) プラズマ処理システムにおける選択性の制御方法
KR20080053239A (ko) 듀얼 다마신 분야에서 바닥부 무반사 코팅층의 2단계 에칭
US7071095B2 (en) Barrier metal re-distribution process for resistivity reduction
US20100022091A1 (en) Method for plasma etching porous low-k dielectric layers
JP2021028968A (ja) 基板および基板処理方法
US11658042B2 (en) Methods for etching structures and smoothing sidewalls

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant