KR20170002764A - 반도체 소자의 제조 방법 - Google Patents

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KR20170002764A
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etchants
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김태화
박찬훈
이동수
이재현
이형주
전강민
한경훈
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삼성전자주식회사
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Abstract

반도체 소자의 제조 방법을 제공한다. 방법은, 제1 물질막들 및 제2 물질막들이 교번적으로 적층된 스택 구조물의 상부를 식각 반응 가스의 EPD 신호를 이용하여 식각하고, 스택 구조물의 상부 식각 동안 개구의 깊이에 대한 제1 및 제2 에천트들의 주입 시간 함수를 획득하여, 스택 구조물의 하부를 함수를 이용하여 식각하는 것을 포함한다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관련된 것으로, 더욱 상세하게는 신뢰성이 보다 향상된 반도체 소자의 제조 방법에 관련된 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 사업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 향상된 신뢰성을 가지며 보다 고집적화된 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판 상에, 제1 에천트로 식각되는 제1 물질막들 및 제2 에천트로 식각되는 제2 물질막들이 교번하여 적층된 스택 구조물을 형성하고; 상기 스택 구조물 상에 마스크 패턴을 형성하고; 상기 마스크 패턴을 이용하여 상기 스택 구조물의 상부를 제1 공정으로 식각하여 개구를 형성하고; 및 상기 마스크 패턴을 이용하여 상기 스택 구조물의 하부를 제2 공정으로 식각하여 상기 기판을 노출시키도록 상기 개구를 확장하되, 상기 제1 공정은, 상기 식각 공정으로 발생되는 제1 및 제2 식각 반응 가스들의 EPD 신호를 이용하여 상기 제1 및 제2 에천트들을 변경하여 상기 상부의 제1 및 제2 물질막들을 식각하는 것을 포함하고, 상기 제1 공정을 수행하는 동안 상기 개구의 깊이에 대한 상기 제1 및 제2 에천트들의 주입 시간 함수를 획득하며, 상기 제2 공정은, 상기 획득된 함수를 이용하여 상기 제1 및 제2 에천트들을 변경하여, 상기 하부의 제1 및 제2 물질막들을 식각하는 것을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 공정은: n번째 제1 물질막을 상기 제1 에천트를 이용하여 식각하는 단계; 상기 제1 식각 반응 가스의 EPD 신호를 검출하는 단계; 상기 제1 식각 반응 가스의 EPD 신호의 제1 신호값을 제1 기준값과 비교하는 단계; 상기 제1 신호값이 상기 제1 기준값보다 큰 경우, 상기 제1 에천트의 주입을 중단하는 단계; 상기 주입된 제1 에천트의 레서피를 저장하는 단계; m번째 제2 물질막을 상기 제2 에천트를 이용하여 식각하는 단계; 상기 제2 식각 반응 가스의 EPD 신호의 제2 신호값을 제1 기준값과 비교하는 단계; 상기 제2 신호값이 상기 제1 기준값보다 큰 경우, 상기 제2 에천트의 주입을 중단하는 단계; 상기 주입된 제2 에천트의 레서피를 저장하는 단계; 및 상기의 단계들을 반복하는 것을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 신호값들 중 적어도 하나가 상기 제1 기준값보다 작으면, 상기 제1 공정이 종료될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 식각 반응 가스의 EPD 신호는 제1 시작점에서 제1 최고점으로 증가하고, 상기 제1 최고점에서 점차 감소하는데, 상기 제1 신호값은 상기 제1 시작점 및 상기 제1 최고점 사이의 차이이며, 상기 제2 식각 반응 가스의 EPD 신호는 제2 시작점에서 제2 최고점으로 증가하고, 상기 제2 최고점에서 점차 감소하는데, 상기 제2 신호값은 상기 제2 시작점 및 상기 제2 최고점 사이의 차이일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 공정은: 상기 제1 공정에서 획득된 상기 개구 깊이에 대한 제1 에천트의 주입 시간 함수에 따라 상기 제1 에천트를 주입하여, n-k번째 제1 물질막을 식각하는 단계; 상기 함수에 의해 결정된 시간에 따라 상기 제1 에천트의 주입을 중지하는 단계; 상기 제1 공정에서 획득된 상기 개구 깊이에 대한 제2 에천트의 주입 시간 함수에 따라 상기 제2 에천트를 주입하여, m-k번째 제2 물질막을 식각하는 단계; 상기 함수에 의해 결정된 시간에 따라 상기 제2 에천트의 주입을 중지하는 단계; 및 상기의 단계들을 반복하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 제1 공정을 수행하는 동안 상기 개구의 깊이에 대한 제1 및 제2 에천트들의 주입 양 함수를 획득하고; 및 상기 제1 공정을 수행하는 동안 상기 개구의 깊이에 대한 제1 및 제2 에천트들 내 식각 가스의 비율을 획득하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 공정은: n-k번째 제1 물질막을 상기 제1 에천트로 식각하는 단계; n-k번째 제1 식각 반응 가스의 EPD 신호의 제1 신호값이 제1 기준값보다 큰 경우, 상기 제1 신호값을 제2 기준값과 비교하는 단계; 상기 제1 신호값이 상기 제2 기준값보다 작은 경우, 상기 제1 에천트의 주입을 중단하고 상기 제1 에천트의 레서피를 저장하는 단계; 상기 n-k번째 제1 물질막을 식각한 제1 에천트의 레서피를 변경하는 단계; n-k-1번째 제1 물질막을 상기 레서피가 변경된 제1 에천트로 식각하는 단계; 및 상기 단계들을 반복하는 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 에천트들 각각의 레서피는, 상기 제1 및 제2 에천트들의 주입 양, 상기 제1 및 제2 에천트들의 주입 시간, 및 상기 제1 및 제2 에천트들 내 식각 가스와 캐리어 가스 사이의 비율 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 신호값이 상기 제2 기준값보다 큰 경우, 상기 n-k번째 제1 물질막을 식각한 제1 에천트의 레서피를 변경 없이, 상기 n-k-1번째 제1 물질막을 식각할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은: 기판 상에 제1 에천트로 식각되는 제1 물질막들 및 제2 에천트로 식각되는 제2 물질막들이 교번하여 적층된 스택 구조물을 형성하고; 상기 스택 구조물 상에 마스크 패턴을 형성하고; 상기 마스크 패턴을 이용하여 상기 스택 구조물의 상부를 제1 공정으로 식각하여 개구를 형성하고; 상기 마스크 패턴을 이용하여 상기 스택 구조물의 중부를 제2 공정으로 식각하여 상기 개구를 확장하고; 및 상기 마스크 패턴을 이용하여 상기 스택 구조물의 하부를 제3 공정으로 식각하여 상기 기판을 노출시키도록 상기 개구를 확장하되, 상기 제1 및 제2 공정들 각각은, 상기 식각 공정으로 발생되는 제1 및 제2 식각 가스들의 EPD 신호를 이용하여 상기 제1 및 제2 에천트들을 변경하여 상기 상부 및 중부의 제1 및 제2 물질막들을 식각하는 것을 포함하고, 상기 제1 공정을 수행하는 동안 상기 개구의 깊이에 대한 제1 및 제2 에천트들의 주입 시간 함수를 획득하고, 상기 제2 공정을 수행하는 동안 상기 개구의 깊이에 대한 제1 및 제2 에천트들의 레서피 변화 함수를 획득하고, 상기 제3 공정은 상기 제1 및 제2 공정들에 의해 획득된 함수들을 이용하여 상기 제1 및 제2 에천트들을 변경하여, 상기 하부의 제1 및 제2 물질막들을 식각하는 것을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 에천트들의 레서피는, 상기 제1 및 제2 에천트들 각각의 주입 시간, 상기 제1 및 제2 에천트들의 주입 양 및 상기 제1 및 제2 에천트들 각각 내 식각 가스 및 캐리어 가스 사이의 비율 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 공정은: n번째 제1 물질막을 상기 제1 에천트를 이용하여 식각하는 단계; 상기 제1 식각 반응 가스의 EPD 신호를 검출하는 단계; 상기 제1 식각 반응 가스의 EPD 신호의 제1 신호값을 제1 기준값과 비교하는 단계; 상기 제1 신호값이 상기 제1 기준값보다 큰 경우, 상기 제1 에천트의 주입을 중단하는 단계; 상기 주입된 제1 에천트의 레서피를 저장하는 단계; m번째 제2 물질막을 상기 제2 에천트를 이용하여 식각하는 단계; 상기 제2 식각 반응 가스의 EPD 신호의 제2 신호값을 제1 기준값과 비교하는 단계; 상기 제2 신호값이 상기 제1 기준값보다 큰 경우, 상기 제2 에천트의 주입을 중단하는 단계; 상기 주입된 제2 에천트의 레서피를 저장하는 단계; 및 상기의 단계들을 반복하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 공정은: n-k번째 제1 물질막을 상기 제1 에천트로 식각하는 단계; n-k번째 제1 식각 반응 가스의 EPD 신호의 제1 신호값이 상기 제1 기준값보다 큰 경우, 상기 제1 신호값을 제2 기준값과 비교하는 단계; 상기 제1 신호값이 상기 제2 기준값보다 작은 경우, 상기 제1 에천트의 주입을 중단하고 상기 제1 에천트의 레서피를 저장하는 단계; 상기 n-k번째 제1 물질막을 식각한 제1 에천트의 레서피를 변경하는 단계; m-k번째 제2 물질막을 상기 제2 에천트로 식각하는 단계; m-k번째 제2 식각 반응 가스의 EPD 신호의 제2 신호값이 상기 제1 기준값보다 큰 경우, 상기 제2 신호값을 제2 기준값과 비교하는 단계; 상기 제2 신호값이 상기 제2 기준값보다 작은 경우, 상기 제2 에천트의 주입을 중단하고 상기 제2 에천트의 레서피를 저장하는 단계; 상기 m-k-1번째 제2 물질막을 식각한 제2 에천트의 레서피를 변경하는 단계; m-k-1번째 제1 물질막을 상기 레서피가 변경된 제2 에천트로 식각하는 단계; 및 상기 단계들을 반복하는 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 신호값들 중 적어도 하나가 상기 제1 기준값보다 작으면, 상기 제2 공정이 종료되고 상기 제3 공정이 시작될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 공정은: 상기 제1 및 제2 공정들에서 획득된 함수에 따라 상기 제1 에천트를 주입하여, n-k번째 제1 물질막을 식각하는 단계; 상기 함수에 의해 결정된 레서피에 따라 상기 제1 에천트의 주입을 중지하는 단계; 상기 제1 및 제2 공정들에서 획득된 함수에 따라 상기 제2 에천트를 주입하여, m-k번째 제2 물질막을 식각하는 단계; 상기 함수에 의해 결정된 레서피에 따라 상기 제2 에천트의 주입을 중지하는 단계; 및 상기의 단계들을 반복하는 것을 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 제1 및 제2 물질막들이 교번적으로 수직 적층된 스택 구조물의 높이가 높을수록 스택 구조물의 하부를 식각하기 용이하지 않은데, 상부를 식각 반응 가스의 EPD 신호를 이용하여 식각하는 동안 제1 및 제2 물질막들의 위치에 따른 제1 및 제2 에천트들의 주입 시간 함수를 획득하고, 이를 이용하여 하부를 식각하여 높은 구조의 스택 구조물의 식각 문제점을 극복할 수 있다.
또한, 상부를 식각할수록 상기 EPD 신호가 감소되는데, 제1 및 제2 에천트들의 레서피를 변경함(가스 램핑 공정)으로써 상기의 문제를 극복할 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도들이다.
도 4는 시간에 따른 반응 식각 가스의 EPD 신호를 도시한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 6은 가스 램핑 공정을 설명하기 위한 그래프이다.
도 7a 내지 도 7j는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 9는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 순서도들이다.
도 1a를 참조하면, 기판(100) 상에 복수의 제1 물질막들(110) 및 복수의 제2 물질막들(120)을 교번적으로 적층하여 스택 구조물(STK)을 형성할 수 있다.
상기 제1 물질막들(110)은 n개가 적층되고, 상기 제2 물질막들(120)은 m개가 적층될 수 있다. 상기 제1 물질막들(110) 각각은 동일한 제1 두께를 가지며, 상기 제2 물질막들(120) 각각은 동일한 제2 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 물질막(110)은 제1 에천트에 의해 식각되고, 상기 제2 물질막(120)은 제2 에천트에 의해 식각될 수 있다. 또한, 상기 제1 물질막(110)은 상기 제2 에천트에 의해 실질적으로 식각되지 않으며, 상기 제2 물질막(120)은 상기 제1 에천트에 의해 실질적으로 식각되지 않을 수 있다. 상기 제1 및 제2 에천트들 각각은 제1 및 제2 물질막들(110, 120)을 실질적으로 식각하는 식각 가스와 캐리어 가스를 포함할 수 있다.
일 측면에 따르면, 상기 제1 물질막(110)이 실리콘 산화막과 같은 산화막을 포함하면, 상기 제1 에천트는 CxFy계열의 식각 가스를 포함할 수 있다. 상기 제2 물질막(120)은 실리콘 질화막과 같은 질화막을 포함하면, 상기 제2 에천트는 CxHyFz계열의 식각 가스를 포함할 수 있다.
상기 스택 구조물(STK)은 상부 및 하부를 포함할 수 있다. 일 실시예에 따르면, 상기 스택 구조물(STK)의 하부는 첫 번째 제1 물질막(110)부터 n-k번째 제1 물질막(110)까지, 및 첫 번째 제2 물질막(120)부터 m-k번째 제2 물질막(120)까지를 포함할 수 있다. 상기 스택 구조물(STK)의 상부는 n-k+1번째 제1 물질막(110)부터 n번째 제1 물질막(110)까지, 및 m-k+1번째 제2 물질막(120)부터 m번째 제2 물질막(120)까지를 포함할 수 있다. 이때, n>k>1이며, n 및 k는 양의 정수이다. 상기 스택 구조물(STK)의 상부 및 하부들 구간은 식각 공정에 따라 변경될 수 있다.
도 1b를 참조하면, 상기 스택 구조물(STK) 상에 마스크 패턴(130)을 형성할 수 있다. 상기 마스크 패턴(130)은 식각될 부분의 스택 구조물(STK)의 상부면을 노출시킬 수 있다.
상기 마스크 패턴(130)은 상기 제1 및 제2 에천트들에 의해 실질적으로 식각되지 않은 물질을 포함할 수 있다. 일 예로, 상기 마스크 패턴(130)은 레지스트를 포함할 수 있다.
도 1c 및 도 2를 참조하면, 상기 마스크 패턴(130)을 식각 마스크로 사용하여, 상기 제1 에천트를 이용하여 n번째 제1 물질막(110)을 식각하여 n번째 제1 패턴(110P)을 형성할 수 있다.(단계 S100) 일 측면에 따르면, 상기 제1 물질막(110)이 실리콘 산화막을 포함하고, 상기 제1 에천트가 CxFy를 포함하는 경우, 상기 제1 물질막(110)의 식각으로 발생되는 제1 식각 반응 가스는 CxOy를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 물질막(110)의 식각은 제1 식각 종말점을 검출하여 중지될 수 있다.(단계 S110) 상기 제1 식각 종말점을 검출하는 방법은 분광법(optical emission spectroscopy) 방식, 간섭현상을 이용하는 방식, RF 발생기 시스템에서 발생하는 RF파의 전압과 전류를 검출하는 방식을 포함할 수 있다.
본 실시예에서 상기 분광법 방식으로 상기 제1 식각 종말점(first end point: first EDP)을 검출하는 것을 예시적으로 설명하기로 한다. 그러나, 본 발명이 이로 한정되는 것을 아니다. 상기 제1 물질막(110)은 상기 제1 에천트에 의해 식각되고, 그 반응 산물로 제1 식각 반응 가스를 배출할 수 있다. 상기 분광법을 이용하는 식각 종말점 검출 방법은 상기 제1 식각 반응 가스의 제1 EPD 신호를 시간에 따라 검출하며, 시간에 따라 변하는 상기 제1 EPD 신호를 이용하는 방법이다. 상기 제1 EPD 신호는 제1 시작점에서 점진적으로 증가하다가 제1 최고점(peak)에 도달하고 점진적으로 감소할 수 있다. 예컨대, 상기 제1 식각 종말점은, 상기 제1 최고점을 지난 후, 상기 제1 최고점의 90%에 해당되는 지점일 수 있다. 이 지점에서 상기 제1 에천트의 주입을 중지하고 m번째 제2 물질막(120)의 식각을 위한 제2 에천트의 주입을 준비할 수 있다.
이때, 상기 제1 EPD 신호에서 상기 제1 시작점과 상기 제1 최고점의 사이의 차이를 제1 신호값이라 한다. 상기 스택 구조물의 제1 물질막들(110)을 각각 식각하면 할수록 상기 제1 신호값들은 점차 감소할 수 있다.
상기 n번째 제1 물질막(110)의 식각 공정으로 상기 m번째 제2 물질막(120)의 상부면을 부분적으로 노출시키는 개구(140)를 형성할 수 있다. 상기 개구(140)는 상기 스택 구조물(STK)의 식각 공정을 진행할수록 깊어질 수 있다. 일 측면에 따르면, 상기 개구(140)에 의해 노출되는 상기 n번째 제1 패턴(110P)의 측면은, 상기 개구(140)에서 상기 n번째 제1 패턴(110P) 쪽으로 오목한 곡면을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 n번째 제1 물질막(110)을 식각하기 위한 상기 제1 에천트의 주입 레서피(recipe)가 저장될 수 있다.(단계 S130) 상기 제1 에천트의 레서피는 예를 들면, 제1 에천트의 주입 시간, 제1 에천트의 주입 양 및 상기 제1 에천트 내 식각 가스와 캐리어 가스 사이의 비율 등을 포함할 수 있다. 상기 스택 구조물(STK)의 제1 물질막들(110) 각각을 식각하기 위한 제1 에천트의 레서피는 지속적으로 저장되며, 상기 개구(140)의 깊이에 대한 제1 에천트의 레서피의 경향성(trend)을 획득할 수 있다. 예를 들면, 상기 스택 구조물의 제1 물질막들(110)을 식각할수록 상기 제1 에천트의 주입 시간은 점차 증가하는 경향성을 가질 수 있다. 나아가, 상기 개구(140)의 깊이에 대한 제1 에천트의 주입 시간 함수를 획득할 수 있다.
도 1d를 참조하면, 상기 마스크 패턴(130)을 식각 마스크로 사용하여, 상기 제2 에천트를 이용하여(단계 S140) 상기 m번째 제2 물질막(120)을 식각하여, m번째 제2 패턴(120P)을 형성할 수 있다. 일 측면에 따르면, 상기 제2 물질막(120)이 실리콘 질화막을 포함하고, 상기 제2 에천트가 CxHyFz를 포함하는 경우, 상기 제2 물질막(120)의 식각으로 발생되는 제2 식각 반응 가스는 CxNy를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 물질막(120)의 식각은 제2 식각 종말점을 검출하여 중지될 수 있다.(단계 S150) 상기 제2 물질막(120)은 상기 제2 에천트에 의해 식각되고, 그 반응 산물로 제2 식각 반응 가스를 배출할 수 있다. 상기 제2 식각 반응 가스의 제2 EPD 신호를 시간에 따라 검출하며, 시간에 따라 변하는 상기 제2 EPD 신호를 이용하여 제2 식각 종말점을 검출할 수 있다. 상기 제2 식각 반응 가스의 신호는 제2 시작점에서 점진적으로 증가하다가 제2 최고점에 도달하고 점진적으로 감소할 수 있다. 예컨대, 상기 제2 식각 종말점은 상기 제2 최고점이 지난 후 상기 제2 최고점의 90%에 해당되는 지점일 수 있다. 이 지점에서 상기 제2 에천트의 주입을 중지하고, n-1번째 제1 물질막(110)의 식각을 위한 제1 에천트의 주입을 준비할 수 있다.
이때, 상기 제2 EPD 신호에서 상기 제2 시작점과 상기 제2 최고점 사이의 차이를 제2 신호값이라 한다. 상기 스택 구조물의 제2 물질막들(120)을 각각 식각하면 할수록 상기 제2 신호값들은 점차 감소할 수 있다.
상기 m번째 제2 물질막(120)의 식각 공정으로 상기 개구(140)를 더 깊어지고, 상기 개구(140)는 n-1번째 제1 물질막(110)의 상부면을 부분적으로 노출시킬 수 있다. 일 측면에 따르면, 상기 개구(140)에 의해 노출된 상기 m번째 제2 패턴(120P)의 측면은, 상기 개구(140)에서 상기 m번째 제2 패턴(120P) 쪽으로 오목한 곡면을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 m번째 제2 물질막(120)을 식각하기 위한 상기 제2 에천트의 주입 레서피가 저장될 수 있다.(단계 S160) 상기 제2 에천트의 레서피는 예를 들면, 제2 에천트의 주입 시간, 제2 에천트의 주입 양 및 제2 에천트 내 식각 가스와 캐리어 가스 사이의 비율 등을 포함할 수 있다. 상기 스택 구조물(STK)의 제2 물질막들(120) 각각을 식각하기 위한 제2 에천트의 레서피는 지속적으로 저장되며, 상기 개구(140)의 깊이에 따른 제2 에천트의 레서피의 경향성을 획득할 수 있다. 예를 들면, 스택 구조물의 제2 물질막들(120)을 식각할수록 상기 제2 에천트의 주입 시간은 점차 증가하는 경향성을 가질 수 있다. 나아가, 상기 개구(140)의 깊이에 대한 제2 에천트의 주입 시간 함수를 획득할 수 있다.
도 1c 및 도 1d에서 설명된 공정을 반복적으로 수행하여, 상기 스택 구조물(STK)의 제1 및 제2 물질막들(110, 120)을 적층된 순서와 반대로 즉, 상기 마스크 패턴(140)에 인접한 순서대로 식각하여 제1 패턴들(110P) 및 제2 패턴들(120P)을 형성할 수 있다.
그러나, 상기 스택 구조물(STK) 내 제1 및 제2 물질막들(110, 120)을 모두 식각하기 용이하지 않다. 특히, 스택 구조물(STK)의 하부의 제1 및 제2 물질막들(110, 120)을 식각하기 힘들다. 이하에서 상세하게 설명하기로 한다.
도 4는 시간에 따른 제1 및 제2 식각 반응 가스들의 제1 및 제2 EPD 신호들의 신호를 도시한 그래프이다. 도 4를 참조하면, 시간에 따라 상기 제1 및 제2 신호값들이 지속적으로 감소할 수 있다. 이는, 식각 공정이 지속할수록 상기 스택 구조물(STK)에 형성되는 개구(140)의 깊이가 깊어지고, 상기 제1 및 제2 에천트들은 상기 개구(140)를 통해 주입되고, 상기 제1 및 제2 식각 반응 가스들은 상기 개구(140)를 통해 배출되는데, 상기 개구(140)의 깊이가 깊어질수록 상기 제1 및 제2 에천트들과 제1 및 제2 식각 반응 가스들의 출입이 용이하지 않기 때문일 수 있다.
전술한 바와 같이 상기 제1 및 제2 신호값들이 감소하여 0인 경우, 도 1c 및 도 1d에서 설명된 공정으로 제1 및 제2 물질막들(110, 120)을 식각할 수 없다. 일 측면에 따르면, 상기 제1 및 제2 신호값들 각각이 0이 되기 전부터 도 1c 및 도 1d에서 설명된 공정으로 제1 및 제2 물질막들(110, 120)을 식각하기 용이하지 않을 수 있다. 따라서, 0보다 큰 제1 기준값을 정하여 상기 제1 기준값보다 작은 시점부터 다른 방법(도 1f 및 도 2 참조)으로 제1 및 제2 물질막들(110, 120)을 식각해야 한다. 상기 제1 기준값은 목적하는 공정 마다 완성되는 반도체 소자에 따라 상이할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 신호값들 각각을 매 단계 확인하여, 상기 제1 및 제2 신호값들을 상기 제1 기준값과 비교하여(단계 S160), 도 1c 및 도 1d에서 설명된 공정으로 제1 및 제2 물질막들(110, 120)을 식각할지 결정할 수 있다.
일 측면 따르면, 상기 제1 및 제2 신호값들 중 적어도 하나가 제1 기준값보다 큰 경우, 도 1c 및 도 1d에서 설명된 제1 공정으로 제1 및 제2 물질막들을 식각할 수 있다.(단계 S100, 단계 S140) 즉, 상기 제1 공정으로 스택 구조물(STK)의 상부를 식각할 수 있다. 나아가, 상기 제1 및 제2 신호값들 중 적어도 하나가 제1 기준값보다 작은 시점이 상기 제1 공정이 종료하는 시점일 수 있다.
상기 제1 및 제2 신호값들 각각이 상기 제1 기준값보다 작은 경우에는(단계 S120, 단계 S160, 단계 S200), 도 1f 및 도 2에 도시된 바와 같이 스택 구조물(STK)의 하부는 상기 스택 구조물(STK)의 상부와는 상이한 제2 공정으로 식각될 수 있다. 상기 제2 공정은 도 2에서 A 공정에 대응될 수 있다.
이하, 상기 스택 구조물(STK)의 하부를 식각하는 공정(A 공정)을 보다 상세하게 설명하기로 한다.
전술한 바와 같이 상기 스택 구조물(STK)의 상부를 식각하는 동안 상기 제1 및 제2 에천트들 각각의 레서피들을 매번 저장하여(단계 S130, 단계 S170), 상기 제1 및 제2 에천트들의 레서피들의 경향성을 획득할 수 있다. 일 예로, 상기 개구(140)의 깊이에 대한 상기 제1 및 제2 에천트들의 주입 시간 함수를 획득할 수 있다. 다른 예로, 상기 개구(140)의 깊이에 대한 상기 제1 및 제2 에천트들의 주입 양 함수를 획득할 수 있다. 또 다른 예로, 상기 개구(140)의 깊이에 대한 상기 제1 및 제2 에천트들 내 식각 가스의 비율을 획득할 수 있다.
상기 스택 구조물(STK)의 하부는 상기 개구(140)의 깊이에 대한 상기 제1 및 제2 에천트들의 주입 시간 함수를 기반으로 제1 및 제2 에천트들을 변경하여, 상기 스택 구조물(STK) 하부의 제1 및 제2 물질막들(110, 120)을 각각 식각할 수 있다.
도 1f 및 3을 참조하면, 상기 제1 신호값이 상기 제1 기준값보다 작으면(단계 S200), 상기 스택 구조물(STK) 상부를 식각하는 동안 획득된 함수들을 이용하여 상기 제1 에천트를 주입하여 n-k번째 제1 물질막(110)을 식각할 수 있다.(단계 S210) 상기 함수들에 따라 제1 에천트 주입을 중지하여(단계 S220) n-k번째 제1 물질 패턴(110P)을 형성할 수 있다. 상기 함수들을 이용하여 제2 에천트를 주입하여 m-k번째 제2 물질막(120)을 식각할 수 있다. (단계 S230) 상기 함수들에 따라 상기 제2 에천트 주입을 중지하여(단계 S240) m-k번째 제2 물질 패턴(120P)을 형성할 수 있다. 에천트를 주입할 준비를 수행할 수 있다. 도 3의 공정은 첫 번째 제1 물질막(110) 또는 첫 번째 제2 물질막(120)까지(단계 S250) 반복적으로 수행될 수 있다.
도 1b 내지 도 1f, 도 2 및 도 3에서 설명된 상기 식각 공정으로 상기 스택 구조물(STK)은, 서로 교번적으로 적층된 제1 패턴들(110P) 및 상기 제2 패턴들(120P)과, 상기 스택 구조물(STK)을 관통하는 개구(140)를 포함할 수 있다. 상기 개구(140)에 의해 노출된 상기 스택 구조물(STK)의 내측면은 엠보싱(embossing) 구조를 가질 수 있다.
하기에서 설명되는 공정은 상기 스택 구조물의 상부를 식각하는 동안 선택적으로 추가될 수 있다. 이하의 공정을 편의 상 가스 램핑(gas ramping) 공정이라 한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 5에 도시된 공정을 도 2 및 도 3에서 설명된 공정에 추가하거나, 생략할 수 있다.
도 4에서, 상기 스택 구조물(STK)의 상부의 하단부 구간은, 상기 상부의 상단부 구간보다 제1 및 2 최고점들이 낮아지고, 인접한 제1 및 제2 최고점들 사이 폭이 넓어지는 것을 알 수 있다. 상기 제1 및 2 최고점들이 낮아지는 것은 개구(140, 도 1d 참조)가 깊어짐에 따라 제1 및 제2 식각 반응 가스들의 검출되는 양이 적어지는 것을 의미하며, 상기 제1 및 제2 최고점들 사이 폭이 넓어지는 것은 상기 제1 및 제2 식각 반응 가스들이 검출되는 시간이 증가하는 것을 의미할 수 있다. 상기 제1 및 제2 식각 반응 가스들의 검출되는 양이 감소하고 검출되는 시간이 증가한다는 것은 상기 제1 및 제2 에천트들이 상기 제1 및 제2 물질막들(110, 120)까지 도달하는 거리가 증가하고, 그 거리를 이동하는 동안 제1 및 제2 에천트들은 이미 식각된 제1 및 제2 패턴들(110P, 120P)에서 소모되거나, 이동하는 동안 소멸될 수 있다.
상기의 구간에서는, 상기 제1 및 제2 신호값들이 상기 제1 기준값보다는 크지만 제1 및 제2 물질막들(110, 120)을 식각하는 공정이 시간이 길어질 수 있다. 따라서, 상기 구간의 제1 및 제2 물질막들(110, 120)을 효율적으로 식각하기 위하여, 도 5에 도시된 가스 램핑 공정을 이용할 수 있다.
도 6은 가스 램핑 공정을 설명하기 위한 그래프이다. 도 6을 참조하면, 개구가 깊어질수록(공정의 시간이 증가할수록) 상기 주입되는 제1 에천트 및 제2 에천트의 양이 단계적으로 증가될 수 있다. 이는 가스 램핑의 일 예이며, 제1 및 제2 에천트들의 주입 시간을 단계적으로 증가시키거나, 제1 및 제2 에천트들 각각 내의 캐리어 가스에 대한 식각 가스의 양을 단계적으로 증가시킬 수 있다.
도 1d 및 도 5에 도시된 n-d번째 제1 물질막(110) 및 n-d-1번째 제1 물질막(110)을 식각하는 것을 예시적으로 설명한다. n-d번째 제1 물질막(110)을 제1 에천트로 식각하는 동안, 제1 식각 종말점이 검출되고, 제1 신호값이 상기 제1 기준값보다 큰 경우, 상기 제1 신호값을 제2 기준값과 비교하는 단계(단계 S300)를 더 수행할 수 있다. 이때, 상기 제2 기준값은 상기 제1 기준값보다는 크다.
상기 제1 신호값이 상기 제2 기준값보다 크다면, n-d-1번째 제1 물질막(110)은 n-d번째 제1 물질막을 식각할 때 사용한 제1 에천트의 레서피를 이용하여 상기 제1 에천트를 주입할 수 있다. 도 1c에서 설명한 공정과 실질적으로 동일할 수 있다. (단계 S400~단계 S420)
상기 제1 신호값이 상기 제2 기준값보다 작다면, n-d-1번째 제1 물질막(110)부터 가스 램핑 동작(단계 S310)이 추가될 수 있다. 일 예로, n-d-1번째 제1 물질막(110)은 상기 n-d번째 제1 물질막(110)을 식각하는 제1 에천트의 레서피와 상이한 레서피로 식각될 수 있다.(단계 S310, 단계 S320) 예를 들면, 상기 n-d-1번째 제1 물질막(110)의 제1 에천트가 n-d번째 제1 물질막(110)의 제1 에천트보다 그 양이 많거나, 그 주입 시간이 길거나, 그 내 캐리어 가스에 대한 식각 가스의 비율이 많을 수 있다. 상기 n-d-1번째 제1 물질막(110)의 식각은 제1 EPD 신호에 의한 제1 식각 종말점 검출(단계 S330) 후 중지될 수 있다. 상기 제1 에천트의 레서피는 저장될 수 있다.
상기 가스 램핑 공정이 수행되는 시점 즉, n-d-1번째 제1 물질막부터 n-k번째 제1 물질막까지 매 단계 변경된 레서피에 따라 제1 에천트가 주입될 수 있다. 예를 들면, 상기 제1 에천트의 양은 단계적으로 증가하고, 주입 시간은 단계적으로 증가하고, 캐리어 가스에 대한 식각 가스의 비율이 증가할 수 있다. 상기 n-d-1번째 제1 물질막부터 n-k+1번째 제1 물질막까지 주입되는 제1 에천트들의 레서피들은 각각 저장되며, 상기 개구의 깊이에 따른 제1 에천트의 레서피 경향성을 획득할 수 있다. 나아가, 상기 개구(140)의 깊이에 대한 제1 에천트의 레서피 함수를 획득할 수 있다.
상기의 공정을 반복하면, 상기 제1 신호값이 제1 기준값보다 작다면,(단계 S340) 상기 가스 램핑 공정을 종료하고 도 3에서 설명된 스택 구조물(STK)의 하부의 식각 공정이 시작될 수 있다. 상기 스택 구조물(STK)의 하부의 식각은 상기 제1 및 제2 에천트들의 레서피 함수를 기반으로 제1 및 제2 에천트들을 변경하여 제1 및 제2 물질막들(110, 120)을 식각할 수 있다.
도 7a 내지 도 7j는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 본 실시예의 반도체 소자는 전하 트랩형 플래시 메모리 소자를 예시적으로 설명하기로 하지만 본 발명이 이로 한정되지는 않는다.
도 7a를 참조하면, 기판(200) 상에 복수의 절연막들(210) 및 복수의 희생막들(220)이 교번된 스택 구조물(STK)을 형성할 수 있다.
상기 절연막들(210) 각각은 실리콘 산화물을 포함하고, 상기 희생막들(220) 각각은 실리콘 질화물을 포함할 수 있다.
도 7b를 참조하면, 상기 스택 구조물(STK)의 절연막들(210) 및 희생막들(220)을 식각하여, 상기 스택 구조물(STK)을 관통하는 관통 홀(230)이 형성될 수 있다. 상기 콘택 홀은 기판을 노출시킬 수 있다.
상기 식각 공정은 도 1a 내지 도 1f, 도 2 내지 도 4에서 설명된 공정을 이용하여 수행될 수 있다. 본 실시예에서 상기 절연막들(210) 및 상기 희생막들(220) 각각은 도 1a 내지 도 1f의 제1 물질막들(110) 및 제2 물질막들(120)에 각각 대응될 수 있다.
도 7b에 도시된 바와 같이, 상기 관통 홀(230)에 의해 노출된 절연막들(210) 및 희생막들(220) 각각의 측면은 오목한 곡면을 가질 수 있다.
도 7c를 참조하면, 상기 관통 홀(230) 측면을 따라 터널 절연막(232) 및 전하 저장막(234)을 형성할 수 있다. 상기 터널 절연막(232) 및 상기 전하 저장막(234)은 상기 관통 홀(230)을 매립하지 않을 수 있다.
상기 터널 절연막(232)은 상기 전하 저장막(234)보다 큰 밴드 갭을 갖는 물질 중 하나일 수 있다. 예를 들어, 상기 터널 절연막(232)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 상기 전하 저장막은(234) 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 닷들(conductive nano dots)을 포함하는 절연막 중의 하나일 수 있다.
도 7d를 참조하면, 상기 관통 홀(230)을 도전물로 채워 수직 액티브 패턴(240) 및 도전 패드(242)를 형성할 수 있다.
일 측면에 따르면, 상기 수직 액티브 패턴(240)을 형성하는 것은, 상기 콘택 홀(230)의 측면을 따라 연장되어 상기 기판과 연결되는 반도체 패턴(235)을 형성한 후, 상기 반도체 패턴(235) 내부를 채우는 절연막(237)을 형성하는 것을 포함할 수 있다. 상기 반도체 패턴(235)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 한편, 상기 수직 액티브 패턴(240)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상기 수직 액티브 패턴(240)의 하단은 닫힌 상태(closed state)일 수 있다.
상기 도전 패드(242)는 상기 수직 액티브 패턴(240)의 상단에 형성될 수 있다. 상기 도전 패드(242)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 상기 수직 액티브 패턴(240), 상기 도전 패드(242) 및 상기 스택 구조물(STK)의 상부면을 덮는 캡핑 유전막(244)을 형성할 수 있다.
도 7e를 참조하면, 상기 절연 패턴들(210P) 및 상기 희생 패턴들(220P)이 형성된 스택 구조물(STK)을 식각하여, 일 방향으로 연장하는 트렌치(250)를 형성할 수 있다. 상기 식각 공정에 의해 상기 트렌치(250)를 형성함과 동시에, 상기 수직 액티브 패턴(240)을 따라 다수의 절연 패턴들(210P) 및 희생 패턴들(220P)이 번갈아 배치될 수 있다.
상기 식각 공정은 도 1a 내지 도 1f, 도 2 내지 도 4에서 설명된 공정을 이용하여 수행될 수 있다. 본 실시예에서 상기 절연 패턴들(210P) 및 상기 희생 패턴들(220P) 각각은 도 1a 내지 도 1f의 제1 패턴들 및 제2 패턴들에 각각 대응될 수 있다.
도 7e에 도시된 바와 같이, 상기 트렌치(250)에 의해 노출된 상기 절연 패턴들(210P) 및 상기 희생 패턴들(220P) 각각의 측면은 오목한 곡면을 가질 수 있다.
도 7f를 참조하면, 상기 트렌치(250)에 의해 노출된 희생 패턴들(220P)을 제거하여, 상기 절연 패턴들(210P) 사이에 리세스들(252)을 형성할 수 있다.
도 7g를 참조하면, 상기 리세스들(252)에 블로킹 절연막(254)을 컨포멀하게 형성할 수 있다. 상기 블로킹 절연막(254)은 터널 절연막(232)보다 작고 전하 저장막(234)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 블록킹 절연막(254)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.
도 7h를 참조하면, 상기 블로킹 절연막(254)이 형성된 리세스들 각각을 채우는 게이트 패턴(255)을 형성할 수 있다. 상기 게이트 패턴(255)은 베리어 금속막(도시되지 않음) 및 금속막(도시되지 않음)이 차례로 적층된 구조일 수 있다. 상기 베리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 상기 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
일 측면에 따르면, 상기 게이트 패턴(255)을 형성하는 것은, 상기 트렌치(250)를 부분적으로 또는 완전하게 채우는 베리어막 및 도전막을 순차적으로 형성한 후, 상기 트렌치(250) 내에 잔류하는 베리어막 및 도전막을 식각하여, 게이트 패턴(255)을 형성할 수 있다. 이에 엠보싱 형상을 갖는 스택 구조물(STK)의 측면은 상기 식각 공정을 통해 수직인 면을 가질 수 있다.
도 7i를 참조하면, 상기 트렌치(250)에 의해 노출된 기판(200)에 공통 소스 영역(257)을 형성할 수 있다. 상기 공통 소스 영역(257)은 상기 기판(200)에 도핑된 불순물과 다른 타입의 불순물이 도핑된 영역일 수 있다.
이어서, 상기 트렌치(250) 측면에 컨포멀하게 스페이서(259)를 형성한 후, 상기 스페이서(259)가 형성된 트렌치(250)를 매립하며, 상기 공통 소스 영역(257)과 전기적으로 연결되는 공통 소스 라인(260)을 형성할 수 있다. 상기 공통 소스 라인(260)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 및 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 7j를 참조하면, 상기 공통 소스 라인(260) 및 상기 수직 액티브 패턴(240)의 상부면을 덮는 층간 절연막(262)을 형성할 수 있다. 상기 층간 절연막(262)을 관통하여, 상기 수직 액티브 패턴(240)에 접촉하는 비트 라인 플러그(264)와 상기 비트 라인 플러그(264)와 전기적으로 연결되는 비트 라인(BL)을 형성할 수 있다.
상기 비트 라인 플러그(264) 및 비트 라인(BL)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 및 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 8은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 9은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
도 9를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 반도체 소자를 포함하는 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 제1 물질막
120: 제2 물질막
130: 마스크 패턴
140: 개구
110P: 제1 패턴
120P: 제2 패턴

Claims (10)

  1. 기판 상에, 제1 에천트로 식각되는 제1 물질막들 및 제2 에천트로 식각되는 제2 물질막들이 교번하여 적층된 스택 구조물을 형성하고;
    상기 스택 구조물 상에 마스크 패턴을 형성하고;
    상기 마스크 패턴을 이용하여 상기 스택 구조물의 상부를 제1 공정으로 식각하여 개구를 형성하고; 및
    상기 마스크 패턴을 이용하여 상기 스택 구조물의 하부를 제2 공정으로 식각하여 상기 기판을 노출시키도록 상기 개구를 확장하되,
    상기 제1 공정은, 상기 제1 공정으로 발생되는 제1 및 제2 식각 반응 가스들의 EPD 신호를 이용하여 상기 제1 및 제2 에천트들을 변경하여 상기 상부의 제1 및 제2 물질막들을 식각하는 것을 포함하고,
    상기 제1 공정을 수행하는 동안 상기 개구의 깊이에 따른 상기 제1 및 제2 에천트들의 주입 시간 함수를 획득하며,
    상기 제2 공정은, 상기 획득된 함수를 이용하여 상기 제1 및 제2 에천트들을 변경하여, 상기 하부의 제1 및 제2 물질막들을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 공정은:
    n번째 제1 물질막을 상기 제1 에천트를 이용하여 식각하는 단계;
    상기 제1 식각 반응 가스의 EPD 신호를 검출하는 단계;
    상기 제1 식각 반응 가스의 EPD 신호의 제1 신호값을 제1 기준값과 비교하는 단계;
    상기 제1 신호값이 상기 제1 기준값보다 큰 경우, 상기 제1 에천트의 주입을 중단하는 단계;
    상기 주입된 제1 에천트의 레서피를 저장하는 단계;
    m번째 제2 물질막을 상기 제2 에천트를 이용하여 식각하는 단계;
    상기 제2 식각 반응 가스의 EPD 신호의 제2 신호값을 제1 기준값과 비교하는 단계;
    상기 제2 신호값이 상기 제1 기준값보다 큰 경우, 상기 제2 에천트의 주입을 중단하는 단계;
    상기 주입된 제2 에천트의 레서피를 저장하는 단계; 및
    상기의 단계들을 반복하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 및 제2 신호값들 중 적어도 하나가 상기 제1 기준값보다 작으면, 상기 제1 공정이 종료되는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 제1 식각 반응 가스의 EPD 신호는 제1 시작점에서 제1 최고점으로 증가하고, 상기 제1 최고점에서 점차 감소하는데, 상기 제1 신호값은 상기 제1 시작점 및 상기 제1 최고점 사이의 차이이며,
    상기 제2 식각 반응 가스의 EPD 신호는 제2 시작점에서 제2 최고점으로 증가하고, 상기 제2 최고점에서 점차 감소하는데, 상기 제2 신호값은 상기 제2 시작점 및 상기 제2 최고점 사이의 차이인 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 공정은:
    상기 제1 공정에서 획득된 상기 개구 깊이에 대한 제1 에천트의 주입 시간 함수에 따라 상기 제1 에천트를 주입하여, n-k번째 제1 물질막을 식각하는 단계;
    상기 함수에 의해 결정된 시간에 따라 상기 제1 에천트의 주입을 중지하는 단계;
    상기 제1 공정에서 획득된 상기 개구 깊이에 대한 제2 에천트의 주입 시간 함수에 따라 상기 제2 에천트를 주입하여, m-k번째 제2 물질막을 식각하는 단계;
    상기 함수에 의해 결정된 시간에 따라 상기 제2 에천트의 주입을 중지하는 단계; 및
    상기의 단계들을 반복하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 공정을 수행하는 동안 상기 개구의 깊이에 대한 제1 및 제2 에천트들의 주입 양 함수를 획득하고; 및
    상기 제1 공정을 수행하는 동안 상기 개구의 깊이에 대한 제1 및 제2 에천트들 내 식각 가스의 비율을 획득하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 공정은:
    n-k번째 제1 물질막을 상기 제1 에천트로 식각하는 단계;
    n-k번째 제1 식각 반응 가스의 EPD 신호의 제1 신호값이 제1 기준값보다 큰 경우, 상기 제1 신호값을 제2 기준값과 비교하는 단계;
    상기 제1 신호값이 상기 제2 기준값보다 작은 경우, 상기 제1 에천트의 주입을 중단하고 상기 제1 에천트의 레서피를 저장하는 단계;
    상기 n-k번째 제1 물질막을 식각한 제1 에천트의 레서피를 변경하는 단계;
    n-k-1번째 제1 물질막을 상기 레서피가 변경된 제1 에천트로 식각하는 단계; 및
    상기 단계들을 반복하는 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 및 제2 에천트들 각각의 레서피는, 상기 제1 및 제2 에천트들의 주입 양, 상기 제1 및 제2 에천트들의 주입 시간, 및 상기 제1 및 제2 에천트들 내 식각 가스와 캐리어 가스 사이의 비율 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 신호값이 상기 제2 기준값보다 큰 경우, 상기 n-k번째 제1 물질막을 식각한 제1 에천트의 레서피를 변경 없이, 상기 n-k-1번째 제1 물질막을 식각하는 반도체 소자의 제조 방법.
  10. 기판 상에 제1 에천트로 식각되는 제1 물질막들 및 제2 에천트로 식각되는 제2 물질막들이 교번하여 적층된 스택 구조물을 형성하고;
    상기 스택 구조물 상에 마스크 패턴을 형성하고;
    상기 마스크 패턴을 이용하여 상기 스택 구조물의 상부를 제1 공정으로 식각하여 개구를 형성하고;
    상기 마스크 패턴을 이용하여 상기 스택 구조물의 중부를 제2 공정으로 식각하여 상기 개구를 확장하고; 및
    상기 마스크 패턴을 이용하여 상기 스택 구조물의 하부를 제3 공정으로 식각하여 상기 기판을 노출시키도록 상기 개구를 확장하되,
    상기 제1 및 제2 공정들 각각은, 상기 제1 및 제2 공정들에서 발생되는 제1 및 제2 식각 가스들의 EPD 신호를 이용하여 상기 제1 및 제2 에천트들을 변경하여 상기 상부 및 중부의 제1 및 제2 물질막들을 식각하는 것을 포함하고,
    상기 제1 공정을 수행하는 동안 상기 개구의 깊이에 대한 제1 및 제2 에천트들의 주입 시간 함수를 획득하고,
    상기 제2 공정을 수행하는 동안 상기 개구의 깊이에 대한 제1 및 제2 에천트들의 레서피 변화 함수를 획득하고,
    상기 제3 공정은 상기 제1 및 제2 공정들에 의해 획득된 함수들을 이용하여 상기 제1 및 제2 에천트들을 변경하여, 상기 하부의 제1 및 제2 물질막들을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
KR1020150092375A 2015-06-29 2015-06-29 반도체 소자의 제조 방법 KR20170002764A (ko)

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