CN102024786B - 用于互连工艺中的半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种用于互连工艺中的半导体器件及其制造方法。所述半导体器件包括前端器件层，所述前端器件层的表层为介电层，所述介电层中包含有填充了金属层的沟槽；在金属层以及介电层上沉积的第一高应力覆盖层；在第一高应力覆盖层上沉积的第一钝化层；在第一钝化层上沉积的第二高应力覆盖层；以及在第二高应力覆盖层上沉积的第二钝化层。根据本发明的用于互连工艺的半导体器件及其制造方法，通过高应力覆盖层与钝化层的堆叠结构改善晶片由于应力作用导致的翘曲。
Description
技术领域
本发明涉及半导体制造工艺，特别涉及铜互连布线制造工艺。
背景技术
传统集成电路制造工艺主要采用铝作为金属互连材料。但是随着晶体管尺寸越来越小，在保持信号的高速传输方面用铝作为互连已经受到很大的限制。对于互连材料的改进，选用电阻率较小的导线材料及介电常数较小的介电材料是降低信号延时、提高时钟频率的两个主要所考虑的方向。由于铜的电阻率较铝小，同时能减少互连层的厚度，通过降低电容达到了减少信号延时的效果，因此，如果配合采用低k介电材料，可以降低信号线之间的耦合电容，信号的转换速度也随之加快，即进一步降低了信号的延时。此外，现有铝材料在器件密度进一步提高的情况下还会出现由电子迁移引发的可靠性问题，而铜的熔点较高，比铝更不容易发生电子迁移。与铝相比，铜可以在更薄的互连层厚度上通过更高的电流密度，从而降低能量消耗。铜互连结构形成深沟槽的工艺被称为超厚金属(Ultra thicknessmetal，UTM)互连工艺，UTM互连工艺通常形成3～6微米左右深度的沟槽，通常用于制作射频产品感应器的工艺当中。
图1A至图1G示出了UTM互连结构的示意图。如图1A所示，在前端器件层101上以化学气相沉积(CVD)方法沉积第一阻挡层102，材料可以选择为SiN，厚度为700～800埃，应力为-109兆帕，负号代表压应力。该第一阻挡层102的作用在于防止后端布线层中的铜离子渗入并污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。然后在第一阻挡层102上以CVD方法沉积一层厚度为6000～8000埃的第一介电层103，材料可以选择为无掺杂硅玻璃(USG)，成分为二氧化硅。然后如图1B所示，在第一阻挡层102以及第一介电层103上刻蚀通孔110。接着，如图1C所示，以物理气相沉积(PVD)或者电镀方式填充第一金属层111，金属可以选择为铜，再以化学机械抛光(CMP)方式去除第一金属层111高出第一介电层103的部分。接下来，如图1D所示，在第一金属层111以及第一介电层103上以CVD方法沉积第二阻挡层104，材料可以选择为SiN，厚度为1000～1500埃，应力为-109兆帕。在第二阻挡层104上以CVD方法沉积一层厚度为32000～36000埃的第二介电层105。接着，如图1E所示，在第二阻挡层104以及第二介电层105上刻蚀出沟槽120。然后，如图1F所示，以物理气相沉积(PVD)或者电镀方式填充第二金属层112，金属可以选择为铜，再以化学机械抛光(CMP)方式去除第二金属层112高出第二介电层105的部分。接下来，如图1G所示，在第二金属层112以及第二介电层105上以CVD方法沉积第三阻挡层106，该层材料可以选择为SiN，厚度为700～800埃，应力为-109兆帕。然后在第三阻挡层106上以CVD方法沉积第一钝化层107，其厚度为3700～4300埃，材料可以选择为TEOS，成分主要是二氧化硅，是用Si(OC2H5)4为主要原料反应生成的，其应力为-45兆帕。然后在第一钝化层107上以CVD方法沉积第四阻挡层108，该材料可以选择为SiN，厚度为700～800埃，应力为-109兆帕。再在第四阻挡层108上沉积第二钝化层109，其厚度为2200～2800埃，材料可以选择为TEOS，应力为-45兆帕，至此完成整个UTM互连结构。
在制作半导体器件的过程中，会在CVD以及CMP过程产生大量的热，而且在半导体器件中用来提供低电阻的互连电流通路的厚铜层或者是类似的导电层，与其所附着的下部硅体晶片材料之间有着热膨胀系数的差异，从而产生晶片变形，呈晶片中心凹陷外围翘起的弓形态，如图2所示。铜本身的拉应力同样会导致这种翘曲的出现，且越厚的金属层越容易出现这种翘曲。这种以弓形形式出现的翘曲，可能将严重影响到集成电路其他的加工工艺，如接下来的光刻步骤或是检测步骤。此外，应力的出现使得晶片在后续步骤中更易破损，特别是在进行切割以便封装之前对晶片进行减薄时以及芯片切割过程中尤为明显。
在现有技术中克服晶片翘曲的方法主要有两种，一种是改变UTM的光刻图案密度。UTM的图案密度对晶片翘曲度影响很大，如图3A所示，晶片上沉积的厚铜互连层越密集，晶片的翘曲程度就越厉害；而铜互连的分布密度直接反应了光刻时掩模的透射率，密度越高，掩模的透射率也就越高。因此，晶片翘曲度随着UTM的图案密度的增大而逐渐上升。然而，降低铜互连图案密度意味着改变互连布线版图的方式和布局，因此对整个器件的制造工艺会带来很大的影响。通过改变铜互连图案密度的方式来克服晶片翘曲在实施起来非常困难。另外一种方法是改变CVD的沉积温度。CVD的沉积温度对晶片的翘曲度有较大影响，如图3B所示，用CVD法沉积SiN后，晶片翘曲度上升了约90微米。但是，在实际工艺中改变CVD的沉积温度会同时牵涉到其他工艺条件的变化，实施起来也非常困难。
因此，需要一种能够减小铜互连工艺，特别是UTM工艺中晶片翘曲度且容易实施的方法，为晶片表面的平整打下良好的基础。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服现有的铜互连工艺，特别是UTM互连工艺中产生的晶片翘曲现象，本发明提供了一种具有高应力覆盖层与钝化层堆叠结构的半导体器件结构。所述半导体器件包括前端器件层，所述前端器件层的表层为介电层，所述介电层中包含有填充了金属层的沟槽；在所述金属层以及所述介电层上沉积的第一高应力覆盖层；在所述第一高应力覆盖层上沉积的第一钝化层；在所述第一钝化层上沉积的第二高应力覆盖层；以及在所述第二高应力覆盖层上沉积的第二钝化层。
根据本发明的另一方面，提供了一种用于互连工艺中的半导体器件制造方法，所述制造方法包括：在前端器件层上形成介电层，在所述介电层中形成沟槽，并填充金属层；在所述金属层以及所述介电层上沉积第一高应力覆盖层；在所述第一高应力覆盖层上沉积第一钝化层；在所述第一钝化层上沉积第二高应力覆盖层；以及在所述第二高应力覆盖层上沉积第二钝化层。
根据本发明的又一方面，所述互连工艺为铜互连工艺或超厚金属互连工艺。
根据本发明的又一方面，所述第一高应力覆盖层的材料为SiN，厚度为700～800埃，应力为-900至-1300兆帕。所述第二高应力覆盖层的材料为SiN，厚度为700埃～800埃，应力为-900至-1300兆帕。
根据本发明的用于互连工艺的半导体器件及其制造方法，通过高应力覆盖层与钝化层的堆叠结构改善晶片由于应力作用导致的翘曲，使得晶片的平整度良好。根据本发明的半导体器件制造方法工艺简单且易于实施。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A至图1G是传统的UTM互连结构剖面示意图；
图2是晶片翘曲剖面示意图；
图3A是晶片翘曲度随着UTM的图案密度的变化示意图；
图3B是晶片翘曲度随着CVD沉积温度的变化示意图；
图4A至图4G是根据本发明的具有高应力覆盖层与钝化层堆叠结构的UTM互连结构剖面示意图；
图5是传统的UTM互连结构的晶片翘曲度与根据本发明的具有高应力覆盖层与钝化层堆叠结构的UTM互连结构的晶片翘曲度比较图；
图6是根据本发明的具有高应力覆盖层与钝化层堆叠结构的UTM互连结构的制造工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何利用高应力覆盖层与钝化层堆叠结构以便解决晶片翘曲的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了克服UTM工艺中晶片由于应力作用导致的翘曲，本发明提出了一种在铜互连布线工艺中应用具有高应力覆盖层与钝化层堆叠的结构来克服这一问题。参照图4A至图4G，示出根据本发明的具有高应力覆盖层与钝化层堆叠结构的UTM互连结构的制作工艺流程中各个步骤的剖视图。
首先，如图4A所示在前端器件层201上以化学气相沉积(CVD)方法沉积第一阻挡层202，材料优选为SiN，厚度为优选为700～800埃，应力为-109兆帕。该第一阻挡层102的作用在于防止后端布线层中的铜离子渗入并污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。然后在第一阻挡层202的上面以CVD方法沉积一层厚度为6000～8000埃的第一介电层203，材料优选为无掺杂硅玻璃(USG)，成分为二氧化硅。
接着，如图4B所示，第一介电层203表面涂光刻胶，并完成通孔110的刻蚀。具体工艺如下：使用N2和O2混合气层体刻蚀第一介电层203，在遇到第一阻挡层202后改用CF气体刻蚀，直到穿透第一阻挡层202为止，形成通孔210。
然后，如图4C所示，以物理气相沉积(PVD)或者电镀方式填充第一金属层211，例如铜，再以化学机械抛光(CMP)方式去除第一金属层211高出第一介电层203的部分。
然后，如图4D所示，在第一金属层211以及第一介电层203上以CVD方法沉积第二阻挡层204，材料可以选择为SiN，厚度为1000～1500埃，应力为-109兆帕。在第二阻挡层204上以CVD方法沉积一层厚度为32000～36000埃的第二介电层205。
接着，如图4E所示，在第二介电层205表面涂覆光刻胶，并完成沟槽220的刻蚀。具体工艺如下：使用N2和O2混合气层体刻蚀第二介电层205，在遇到第二阻挡层204后改用CF气体刻蚀，直到穿透第二阻挡层204为止，形成沟槽220。
然后，如图4F所示，以物理气相沉积(PVD)或者电镀方式填充第二金属层212，再以化学机械抛光(CMP)方式去除第二金属层212高出第二介电层205的部分。
接下来，如图4G所示，在第二介电层205以及第二金属层212上以CVD方法沉积第一高应力覆盖层206，该层材料优选为SiN，厚度为700～800埃，应力为-900至-1300兆帕，优选为约-1174兆帕。在第一高应力覆盖层206上以CVD方法沉积第一钝化层207，其厚度为3700～4300埃，材料优选为TEOS，应力为-45兆帕。然后在第一钝化层207上以CVD方法沉积第二高应力覆盖层208，该材料优选为SiN，厚度为700埃～800埃，应力为-900至-1300兆帕，优选为约-1174兆帕。在第二高应力覆盖层208上以CVD方法沉积第二钝化层209，其厚度为2200～2800埃，应力为-45兆帕，材料可以选择为TEOS，至此完成整个UTM互连结构。
在本发明中，结合钝化层堆叠结构，对传统工艺中的第三阻挡层106以及第四阻挡层108(如图1D所示)的材料进行了特殊选择，以便有效解决晶片的翘曲问题。对于传统工艺中的第三阻挡层106以及第四阻挡层108所选择的特殊材料可以是应力高于-500兆帕的SiN。该层应力的提高是通过改进该层的沉积工艺条件达到的。如，调整各气体前驱物的流量，放电功率，本底真空度以及沉积温度等等。优选实施例为混合气体前驱物是流速为90sccm～110sccm的SiN4，(sccm是1个大气压温度为25摄氏度下每分钟1立方厘米(1ml/min)的流量)，流速为110sccm～150sccm的NH3，流速为3000sccm的N2，以及流速为3000sccm的He，放电功率为200～300W，本底真空度为3torr(1torr等于133.322帕斯卡)，温度为400℃，由此可得到应力为-900至-1300兆帕的SiN高应力覆盖层。
将按照上述工艺所制成的具有高应力SiN层与钝化层堆叠结构的本发明样品，采用光学测量方法，测量出晶片翘曲度，即晶片边缘点与其中心点的高度差。从图5可以看到，采用本发明工艺的晶片翘曲度要比传统工艺制成的原始样品的翘曲度低很多。原始样品在沉积了第三阻挡层之后晶片翘曲度增加了49微米，而本发明样品在沉积了第一高应力覆盖层之后，晶片翘曲度仅增加了9微米；原始样品在沉积了第四阻挡层之后，晶片翘曲度增加了4微米，而本发明样品在沉积了第二高应力覆盖层之后，其晶片翘曲度下降了66微米。总体来说，原始样品在整个工艺完成后，其晶片翘曲度较CMP之后相比增加了48微米，而本发明样品在整个工艺完成后，其晶片翘曲度较CMP之后下降了20微米，由此达到了极佳的克服晶片翘曲的效果。
图6的流程图示出了制作根据本发明实施例的具有高应力覆盖层与钝化层堆叠结构的UTM互连结构工艺流程。在步骤601中，在前端器件层上沉积第一阻挡层，该层的作用在于防止后端布线层中的铜离子渗入并污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。在第一阻挡层的上面沉积第一介电层。在步骤602中，在第一阻挡层以及第一介电层上刻蚀通孔。在步骤603中，以物理气相沉积或者电镀方式填充第一金属层，再以CMP方式去除第一金属层高出第一介电层的部分。在步骤604中，在第一金属层以及第一介电层上沉积第二阻挡层，在第二阻挡层上以CVD方法沉积第二介电层。在步骤605中，在第二阻挡层以及第二介电层上刻蚀沟槽。在步骤606中，以物理气相沉积或者电镀方式填充第二金属层，再以化学机械抛光(CMP)方式去除第二金属层高出第二介电层的部分。在步骤607中，在第二金属层以及第二介电层上沉积第一高应力覆盖层，在第一高应力覆盖层上沉积第一钝化层，在第一钝化层上沉积第二高应力覆盖层，在第二高应力覆盖层上沉积第二钝化层。
根据本发明所述的具有高应力覆盖层与钝化层堆叠结构还可应用于多层互连布线中任意层，但优选应用于最后一层布线工艺。因此，这里所述的术语前端器件层可以指前端有源器件，也可以指前端互连布线层。
根据如上所述的实施例制造的具有高应力覆盖层与钝化层堆叠的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (22)
1.一种用于互连工艺中的半导体器件，其特征在于，所述半导体器件包括：
前端器件层，所述前端器件层的表层为介电层，所述介电层中包含有填充了金属层的沟槽；
在所述金属层以及介电层上沉积的应力高于-500兆帕的第一高应力覆盖层；
在所述第一高应力覆盖层上沉积的第一钝化层；
在所述第一钝化层上沉积的应力高于-500兆帕的第二高应力覆盖层；以及
在所述第二高应力覆盖层上沉积的第二钝化层。
2.如权利要求1所述的半导体器件，其特征在于，所述互连工艺为铜互连工艺或超厚金属互连工艺。
3.如权利要求1所述的半导体器件，其特征在于，所述前端器件层为前端有源器件或前端互连层。
4.如权利要求1所述的半导体器件，其特征在于，所述金属层为铜，并通过PVD方法或者电镀方法进行填充。
5.如权利要求1所述的半导体器件，其特征在于，所述介电层的材料为无掺杂硅玻璃，厚度为32000～36000埃。
6.如权利要求1所述的半导体器件，其特征在于，所述第一高应力覆盖层的材料为SiN，厚度为700～800埃，应力为-900至-1300兆帕。
7.如权利要求1所述的半导体器件，其特征在于，所述第一钝化层的材料为二氧化硅，厚度为3700～4300埃。
8.如权利要求1所述的半导体器件，其特征在于，所述第二高应力覆盖层的材料为SiN，厚度为700～800埃，应力为-900至-1300兆帕。
9.如权利要求1所述的半导体器件，其特征在于，所述第二钝化层的材料为二氧化硅，厚度为2200～2800埃。
10.如权利要求1所述的半导体器件，其特征在于，形成所述第一高应力覆盖层和所述第二高应力覆盖层的工艺条件为是流速为90sccm～110sccm的SiN4，流速为110sccm～150sccm的NH3，流速为3000sccm的N2，以及流速为3000sccm的He，放电功率为200～300W，本底真空度为3torr，温度为400℃。
11.一种包含如权利要求1所述的半导体器件的集成电路，其中所述集成电路选自动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列和射频器件。
12.一种包含如权利要求1所述的半导体器件的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。
13.一种用于互连工艺中的半导体器件制造方法，其特征在于，所述制造方法包括：
在前端器件层上形成介电层，在所述介电层中形成沟槽，并填充金属层；
在所述金属层以及所述介电层上沉积应力高于-500兆帕的第一高应力覆盖层；
在所述第一高应力覆盖层上沉积第一钝化层；
在所述第一钝化层上沉积应力高于-500兆帕的第二高应力覆盖层；以及
在所述第二高应力覆盖层上沉积第二钝化层。
14.如权利要求13所述的半导体器件制造方法，其特征在于，所述互连工艺为铜互连工艺或超厚金属互连工艺。
15.如权利要求13所述的半导体器件制造方法，其特征在于，所述前端器件层为前端有源器件或前端互连层。
16.如权利要求13所述的半导体器件制造方法，其特征在于，所述金属层为铜，并通过PVD方法或者电镀方法进行填充。
17.如权利要求13所述的半导体器件制造方法，其特征在于，所述介电层的材料为无掺杂硅玻璃，厚度为32000～36000埃。
18.如权利要求13所述的半导体器件制造方法，其特征在于，所述第一高应力覆盖层的材料为SiN，厚度为700～800埃，应力为-900至-1300兆帕。
19.如权利要求13所述的半导体器件制造方法，其特征在于，所述第一钝化层的材料为二氧化硅，厚度为3700～4300埃。
20.如权利要求13所述的半导体器件制造方法，其特征在于，所述第二高应力覆盖层的材料为SiN，厚度为700～800埃，应力为-900至-1300兆帕。
21.如权利要求13所述的半导体器件制造方法，其特征在于，所述第二钝化层的材料为二氧化硅，厚度为2200～2800埃。
22.如权利要求13所述的半导体器件制造方法，其特征在于，形成所述第一高应力覆盖层和所述第二高应力覆盖层的工艺条件为是流速为90sccm～110sccm的SiN4，流速为110sccm～150sccm的NH3，流速为3000sccm的N2，以及流速为3000sccm的He，放电功率为200～300W，本底真空度为3torr，温度为400℃。
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20121219 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121219 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |