CN117038437A - 非共形非晶硅膜的制备方法及得到的半导体结构 - Google Patents
非共形非晶硅膜的制备方法及得到的半导体结构 Download PDFInfo
- Publication number
- CN117038437A CN117038437A CN202210466214.2A CN202210466214A CN117038437A CN 117038437 A CN117038437 A CN 117038437A CN 202210466214 A CN202210466214 A CN 202210466214A CN 117038437 A CN117038437 A CN 117038437A
- Authority
- CN
- China
- Prior art keywords
- silicon film
- layer
- groove
- amorphous silicon
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- 238000000151 deposition Methods 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- WZUCGJVWOLJJAN-UHFFFAOYSA-N diethylaminosilicon Chemical compound CCN([Si])CC WZUCGJVWOLJJAN-UHFFFAOYSA-N 0.000 claims description 3
- GIRKRMUMWJFNRI-UHFFFAOYSA-N tris(dimethylamino)silicon Chemical compound CN(C)[Si](N(C)C)N(C)C GIRKRMUMWJFNRI-UHFFFAOYSA-N 0.000 claims description 3
- BIVNKSDKIFWKFA-UHFFFAOYSA-N N-propan-2-yl-N-silylpropan-2-amine Chemical compound CC(C)N([SiH3])C(C)C BIVNKSDKIFWKFA-UHFFFAOYSA-N 0.000 claims description 2
- UOERHRIFSQUTET-UHFFFAOYSA-N N-propyl-N-silylpropan-1-amine Chemical compound CCCN([SiH3])CCC UOERHRIFSQUTET-UHFFFAOYSA-N 0.000 claims description 2
- CGRVKSPUKAFTBN-UHFFFAOYSA-N N-silylbutan-1-amine Chemical compound CCCCN[SiH3] CGRVKSPUKAFTBN-UHFFFAOYSA-N 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- OWKFQWAGPHVFRF-UHFFFAOYSA-N n-(diethylaminosilyl)-n-ethylethanamine Chemical compound CCN(CC)[SiH2]N(CC)CC OWKFQWAGPHVFRF-UHFFFAOYSA-N 0.000 claims description 2
- VYIRVGYSUZPNLF-UHFFFAOYSA-N n-(tert-butylamino)silyl-2-methylpropan-2-amine Chemical compound CC(C)(C)N[SiH2]NC(C)(C)C VYIRVGYSUZPNLF-UHFFFAOYSA-N 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000243 solution Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- LXEXBJXDGVGRAR-UHFFFAOYSA-N trichloro(trichlorosilyl)silane Chemical compound Cl[Si](Cl)(Cl)[Si](Cl)(Cl)Cl LXEXBJXDGVGRAR-UHFFFAOYSA-N 0.000 claims description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims 1
- 230000008901 benefit Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 230000008021 deposition Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 238000012876 topography Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02592—Microstructure amorphous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种半导体有源区中非共形非晶硅膜的制备方法及得到的半导体结构。半导体有源区中非共形非晶硅膜的制备方法，包括：提供蚀刻有沟槽的半导体基底；在所述半导体基底表面沉积非晶硅，形成从沟槽底部到顶部的第一层硅膜；在所述第一层硅膜的表面进行氧化物间隙填充，再回刻至沟槽顶部露出，并且使沟槽底部保留部分氧化物；然后沉积非晶硅，形成从沟槽底部到顶部的第二层硅膜；再进行侧墙蚀刻除去沟槽底部的第二层硅膜；去除间隙填充的氧化物，可选择性地对沟槽表面剩余的硅膜减薄。本发明采用多次间隔沉积硅膜并去除氧化物的方法，获得非共形的非晶硅膜，具有台阶覆盖率可调的优点，并且获得的“非共形”效果好。
Description
技术领域
本发明涉及半导体领域，特别涉及一种半导体有源区中非共形非晶硅膜的制备方法及得到的半导体结构。
背景技术
随着电子设备的微型化，动态随机存取存储器(Dynamic Random Access Memory，DRAM)作为重要的元件，在其有源化制作过程中，若在刻蚀沟槽后直接进行有源侧壁氧化，会产生有源区减薄，进而导致后续工艺不良，例如有源区上的接触面积减少。为了改善这种现象，如图1至3所示(分别为沟槽刻蚀、沉积非晶硅和后续氧化的结构图，图中“active”指有源区)，在刻蚀沟槽后，沉积非晶硅，再进行后续氧化工艺，以防止有源区顶部减薄的问题。在以上过程中，目前是直接在沟槽的表面直接沉积非晶硅，这样无法调节台阶覆盖率(step coverage)，即沟槽顶部与底部的非晶硅膜厚度差异有限，非晶硅膜的“非共形”程度不能满足要求。
发明内容
本发明的目的在于提供一种半导体有源区中非共形非晶硅膜的制备方法，该方法采用多次间隔沉积硅膜并去除氧化物的方法，获得非共形的非晶硅膜，具有台阶覆盖率可调的优点，并且获得的“非共形”效果好。
为了实现以上目的，本发明提供了以下技术方案：
半导体有源区中非共形非晶硅膜的制备方法，包括：
提供蚀刻有沟槽的半导体基底；
在所述半导体基底表面沉积非晶硅，形成从沟槽底部到顶部的第一层硅膜；
在所述第一层硅膜的表面进行氧化物间隙填充，再回刻至沟槽顶部露出，并且使沟槽底部保留部分氧化物；
然后沉积非晶硅，形成从沟槽底部到顶部的第二层硅膜；
再进行侧墙蚀刻除去沟槽底部的第二层硅膜；
去除间隙填充的氧化物，
可选择性地对沟槽表面剩余的硅膜减薄。
上述方法先沉积第一层非晶硅膜，然后氧化间隙填充和回刻使得沟槽底部有部分氧化物填充，以该部分氧化物为阻隔层继续沉积第二层非晶硅膜，然后依次侧墙蚀刻、去除氧化，这样形成从沟槽底部到顶部非共形的硅膜，最后根据需要可选择性地对硅膜减薄。如果之前工序控制得当可省去减薄步骤。
其中，通过控制各步骤的沉积厚度、填充程度和蚀刻程度可调节非共形膜的台阶覆盖率，满足任意要求。
根据上述方法制得的半导体结构包括但不限于：DRAM、2D NAND、3DNAND或逻辑器件。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为制作DRAM器件时刻蚀沟槽后的形貌图；
图2为图1的表面沉积非晶硅后的形貌图；
图3为图2的结构经过后续氧化的结构图；
图4为图1沟槽表面沉积第一层非晶硅后的形貌；
图5为图4表面进行氧化物间隙填充、回刻后的形貌；
图6为图5表面沉积第二层非晶硅后的形貌；
图7为图6进行侧墙蚀刻后的形貌；
图8为去除图7中间隙填充的氧化物的形貌；
图9为图8中沟槽表面剩余的硅膜减薄后的形貌。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
为了解决现有技术中非共形非晶硅膜的台阶覆盖率无法调整的问题，本发明采用了以下的制备方法：
提供蚀刻有沟槽的半导体基底；
在所述半导体基底表面沉积非晶硅，形成从沟槽底部到顶部的第一层硅膜；
在所述第一层硅膜的表面进行氧化物间隙填充，再回刻至沟槽顶部露出，并且使沟槽底部保留部分氧化物；
然后沉积非晶硅，形成从沟槽底部到顶部的第二层硅膜；
再进行侧墙蚀刻除去沟槽底部的第二层硅膜；
去除间隙填充的氧化物，
可选择性地对沟槽表面剩余的硅膜减薄。
上述方法先沉积第一层非晶硅膜，然后氧化间隙填充和回刻使得沟槽底部有部分氧化物填充，以该部分氧化物为阻隔层继续沉积第二层非晶硅膜，然后依次侧墙蚀刻、去除氧化，这样形成从沟槽底部到顶部非共形的硅膜，最后根据需要可选择性地对硅膜减薄。如果之前工序控制得当可省去减薄步骤。
上述的半导体基底可以是任意需要沉积非共形非晶硅膜的半导体结构，以DRAM为例，半导体基底上包括形成存储单元(cell)的区域)，和形成核心/周边(core/peri)的区域)，可以通过刻蚀工艺在半导体基底上形成沟槽(trench)，沟槽之间形成为有源区，沟槽包括顶部表面和底部表面，其中顶部表面即构成为有源区的顶部。在该有源区上沉积非共形非晶硅膜时，可采用上述沉积方案，具体如下：
第一步、在如图1所示的沟槽表面沉积非晶硅，形成从沟槽底部到顶部的第一层硅膜101，形貌如图4所示；
第二步、在图4的表面进行氧化物间隙填充，再回刻至沟槽顶部露出，并且使沟槽底部保留部分氧化物102，形貌如图5所示；
第三步、在图5的表面沉积非晶硅，形成从沟槽底部到顶部的第二层硅膜103，形貌如图6所示；
第四步、对图6的结构进行侧墙蚀刻，除去沟槽底部的第二层硅膜103，形貌如图7所示；
第五步、去除图7中间隙填充的氧化物，形貌如图8所示；
第六步、按照对硅膜的厚度要求，可选择性地对图8中沟槽表面剩余的硅膜减薄，得到的形貌如图9所示。
上述流程中，在沉积第一层硅膜和第二次硅膜时，沉积的手段不受限，包括但不限于典型的CVD、ALD或LPCVD。
在沉积第一层硅膜和第二次硅膜时，硅源也不受限，包括但不限于典型的：二异丙基氨基硅烷(DIPAS)，双(叔丁基氨基)硅烷(BTBAS)，双(二乙基胺基)硅烷(BDEAS)，六氯乙硅烷(HCDS)，三(二甲基氨基)硅烷(TDMAS)，丁基氨基硅烷(BAS)、二乙基氨基硅烷(DEAS)、二丙基氨基硅烷(DPAS)、六乙基胺基乙硅烷等。
在一些实施方式中，第一层硅膜的厚度大于半导体有源区中非共形非晶硅膜的目标厚度，以便为后续的减薄预留厚度。
其中，氧化物间隙填充的回刻需满足“沟槽顶部露出，并且沟槽底部保留部分氧化物”，这样可以保证由于氧化物的阻隔沉积第二次硅膜时沟槽顶部和底部的膜硅膜厚度有明显差异，以此实现“非共形”目的，同时可以通过调整保留的氧化物的厚度来调整台阶覆盖率。在所述间隙填充之后和所述回刻之前还包括：化学机械抛光，以调整粗糙度。
对沟槽表面剩余的硅膜减薄的方法是任意的，例如湿法蚀刻或硅氧化后去除氧化物。湿法蚀刻采用的蚀刻液也是任意的，例如典型的SCI(主要由氨水与双氧水组成)。
本文图中仅列举了DRAM的制备，但本发明非晶硅膜的沉积方法的应用范围并不限于此，只要对“非共形”有要求的结构均适用，例如典型的2D NAND、3D NAND或逻辑器件都涉及该结构。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (9)
1.半导体有源区中非共形非晶硅膜的制备方法，其特征在于，包括：
提供蚀刻有沟槽的半导体基底；
在所述半导体基底表面沉积非晶硅，形成从沟槽底部到顶部的第一层硅膜；
在所述第一层硅膜的表面进行氧化物间隙填充，再回刻至沟槽顶部露出，并且使沟槽底部保留部分氧化物；
然后沉积非晶硅，形成从沟槽底部到顶部的第二层硅膜；
再进行侧墙蚀刻除去沟槽底部的第二层硅膜；
去除间隙填充的氧化物；
可选择性地对沟槽表面剩余的硅膜减薄。
2.根据权利要求1所述的制备方法，其特征在于，所述第一层膜的厚度大于半导体有源区中非共形非晶硅膜的目标厚度。
3.根据权利要求1所述的制备方法，其特征在于，所述对沟槽表面剩余的硅膜减薄的方法为：湿法蚀刻或硅氧化后去除氧化物。
4.根据权利要求3所述的制备方法，其特征在于，所述湿法蚀刻采用的蚀刻液为SC1。
5.根据权利要求1所述的制备方法，其特征在于，在所述间隙填充之后和所述回刻之前还包括：化学机械抛光。
6.根据权利要求1-5任一项所述的制备方法，其特征在于，所述第一层硅膜和所述第二层硅膜的沉积方法为CVD、ALD或LPCVD。
7.根据权利要求1-5任一项所述的制备方法，其特征在于，沉积所述第一层硅膜和所述第二层硅膜采用的硅源为：二异丙基氨基硅烷，双(叔丁基氨基)硅烷，双(二乙基胺基)硅烷，六氯乙硅烷，三(二甲基氨基)硅烷，丁基氨基硅烷、二乙基氨基硅烷、二丙基氨基硅烷或六乙基胺基乙硅烷。
8.采用权利要求1-7任一项所述的制备方法得到的半导体结构。
9.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构包括以下中的一种：DRAM、2D NAND、3D NAND或逻辑器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210466214.2A CN117038437A (zh) | 2022-04-29 | 2022-04-29 | 非共形非晶硅膜的制备方法及得到的半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210466214.2A CN117038437A (zh) | 2022-04-29 | 2022-04-29 | 非共形非晶硅膜的制备方法及得到的半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117038437A true CN117038437A (zh) | 2023-11-10 |
Family
ID=88634155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210466214.2A Pending CN117038437A (zh) | 2022-04-29 | 2022-04-29 | 非共形非晶硅膜的制备方法及得到的半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117038437A (zh) |
-
2022
- 2022-04-29 CN CN202210466214.2A patent/CN117038437A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101662218B1 (ko) | 다중 깊이 ｓｔｉ 방법 | |
| EP2351071B1 (en) | Method for forming a capacitor with selective formation of a conductive material | |
| JP2022520173A (ja) | 三次元メモリデバイスにおける高κ誘電体層およびこれを形成するための方法 | |
| WO2022151697A1 (zh) | 半导体结构及其制作方法 | |
| CN108682652B (zh) | 金属栅极的制造方法 | |
| CN112285827B (zh) | 一种多层硅光子器件的制备方法 | |
| CN110676221B (zh) | 半导体元件及其制作方法 | |
| CN102024786B (zh) | 用于互连工艺中的半导体器件及其制造方法 | |
| US11335770B2 (en) | Semiconductor isolation structures having different configurations in different device regions and method of forming the same | |
| CN117038437A (zh) | 非共形非晶硅膜的制备方法及得到的半导体结构 | |
| TWI396261B (zh) | 堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法 | |
| CN104167392B (zh) | 三维nand存储器的制造方法 | |
| CN102956535A (zh) | 半导体器件及其制造方法 | |
| JP2004265989A (ja) | 半導体装置の製造方法 | |
| CN113517287B (zh) | 一种半导体结构及其制备方法 | |
| US8865573B2 (en) | Method for fabricating semiconductor device | |
| CN114678325A (zh) | 接触孔中填充多晶硅的方法 | |
| CN111564365A (zh) | 一种沉积薄膜的方法及其应用、形成半导体有源区的方法 | |
| US8617989B2 (en) | Liner property improvement | |
| CN113496954B (zh) | 存储器的形成方法及存储器 | |
| TWI496247B (zh) | 埋入式位元線的製作方法 | |
| CN114566422A (zh) | 一种半导体结构及其有源区的制备方法 | |
| CN113517286B (zh) | 一种半导体器件及其形成方法、电子设备 | |
| CN114334973A (zh) | 一种半导体结构及其制备方法和半导体器件 | |
| CN117038440A (zh) | 栅极氧化层、栅极制备方法及结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |