CN114566422A - 一种半导体结构及其有源区的制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000002360 preparation method Methods 0.000 title claims abstract description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000000151 deposition Methods 0.000 claims abstract description 32
- 230000003647 oxidation Effects 0.000 claims abstract description 23
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 23
- 238000011065 in-situ storage Methods 0.000 claims abstract description 17
- 230000001590 oxidative effect Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 49
- 230000008021 deposition Effects 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000002344 surface layer Substances 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 3
- 239000003054 catalyst Substances 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 claims 1
- 239000011541 reaction mixture Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 230000007547 defect Effects 0.000 abstract description 6
- 238000005530 etching Methods 0.000 description 3
- WZUCGJVWOLJJAN-UHFFFAOYSA-N diethylaminosilicon Chemical compound CCN([Si])CC WZUCGJVWOLJJAN-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- VYIRVGYSUZPNLF-UHFFFAOYSA-N n-(tert-butylamino)silyl-2-methylpropan-2-amine Chemical compound CC(C)(C)N[SiH2]NC(C)(C)C VYIRVGYSUZPNLF-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- GIRKRMUMWJFNRI-UHFFFAOYSA-N tris(dimethylamino)silicon Chemical compound CN(C)[Si](N(C)C)N(C)C GIRKRMUMWJFNRI-UHFFFAOYSA-N 0.000 description 2
- 101100117387 Catharanthus roseus DPAS gene Proteins 0.000 description 1
- -1 Dipropylsilyl Chemical group 0.000 description 1
- BIVNKSDKIFWKFA-UHFFFAOYSA-N N-propan-2-yl-N-silylpropan-2-amine Chemical compound CC(C)N([SiH3])C(C)C BIVNKSDKIFWKFA-UHFFFAOYSA-N 0.000 description 1
- CGRVKSPUKAFTBN-UHFFFAOYSA-N N-silylbutan-1-amine Chemical compound CCCCN[SiH3] CGRVKSPUKAFTBN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- OWKFQWAGPHVFRF-UHFFFAOYSA-N n-(diethylaminosilyl)-n-ethylethanamine Chemical compound CCN(CC)[SiH2]N(CC)CC OWKFQWAGPHVFRF-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- LXEXBJXDGVGRAR-UHFFFAOYSA-N trichloro(trichlorosilyl)silane Chemical compound Cl[Si](Cl)(Cl)[Si](Cl)(Cl)Cl LXEXBJXDGVGRAR-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02592—Microstructure amorphous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种半导体结构及其有源区的制备方法。一种半导体结构中有源区的制备方法,包括:在蚀刻有沟槽的半导体基底上沉积非晶硅,形成从沟槽底部至顶部的非晶硅层;对所述非晶硅层进行原位低温氧化;所述原位低温氧化的温度为600~700℃,氧化气体采用H2与O2以1:2~10的体积比混合而成;在所述原位低温氧化之后再所述沟槽上沉积氧化物层。本发明在沉积非晶硅之后和沉积氧化层之前对非晶硅进行低温氧化,可以避免沉积氧化层时非晶硅残留的问题,从而避免引起的器件缺陷,还省去了沉积氧化层后氧化非晶硅的工序。
Description
技术领域
本发明涉及半导体领域,特别涉及一种半导体结构及其有源区的制备方法。
背景技术
随着电子设备的微型化,动态随机存取存储器(Dynamic Random Access Memory,DRAM)作为重要的元件,在其有源化制作过程中,若在刻蚀沟槽后直接进行有源侧壁氧化,会产生有源区减薄,进而导致后续工艺不良,例如有源区上的接触面积减少。为了改善这种现象,如图1至3所示,在刻蚀沟槽后,沉积非晶硅,再进行后续氧化工艺,以防止有源区顶部减薄的问题,其中,图1为沟槽刻蚀后的截面形貌;图2为沉积非晶硅后的截面形貌以及图3为原子层沉积法沉积氧化层的后的截面的形貌。在以上过程中,氧化层的阶梯覆盖率非常重要。阶梯覆盖率是指沟槽底部沉积的薄膜厚度与沟槽顶部阶梯水平表面上沉积的薄膜厚度的比值。若阶梯覆盖率不足,沟槽底部会出现非晶硅残留,进而导致器件不良。
发明内容
本发明的主要目的在于提供一种半导体结构中有源区的制备方法,该方法在沉积非晶硅之后和沉积氧化层之前对非晶硅进行低温氧化,可以避免沉积氧化层时非晶硅残留的问题,从而避免非晶硅残留导致的器件缺陷,并且省去了沉积氧化层后氧化非晶硅的工序。
本发明的另一目的在于提供一种半导体有源区结构,该结构不能存在非晶硅残留缺陷。
为了实现以上目的,本发明提供以下方案:
一种半导体结构中有源区的制备方法,包括:
在蚀刻有沟槽的半导体基底上沉积非晶硅,形成从沟槽底部至顶部的非晶硅层;
对所述非晶硅层进行原位低温氧化;所述原位低温氧化的温度为600℃~700℃,氧化气体采用H2与O2以1:2~1:10的体积比混合而成;
在所述原位低温氧化之后再所述沟槽上沉积氧化物层。
相比之下,现有技术为解决非晶硅残留的问题,通常在沉积氧化层后对非晶硅进行氧化,这种方法由于中间有沉积氧化层的工序,不能实现原位氧化,并且由于氧化层的阻隔因而对氧化残留非晶硅的工艺要求更高。
综上可见,本发明不仅解决了非晶硅残留的问题,还提高工艺效率。
本发明还提供了一种半导体有源区结构,包括半导体基底;在半导体基底上蚀刻有沟槽,所述沟槽的表面由底部至底部依次设有非晶硅层、氧化物沉积层,并且所述非晶硅层的表层为氧化硅层。
本发明还提供了包含上述半导体有源区结构的半导体器件。
该半导体器件包括但不限于DRAM、2D NAND、3D NAND或逻辑器件。
上述半导体器件中的有源区可采用上文所述的制备方法形成。
与现有技术相比,本发明达到了以下技术效果:
(1)消除了因阶梯覆盖率不足导致的非晶硅缺陷问题;
(2)相比沉积氧化层后氧化残留非晶硅缺陷的工艺,本发明可原位进行,节省时间和能耗,提高了工艺效率;
(3)省去了沉积氧化层后氧化残留非晶硅的工序。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。
图1为沟槽刻蚀后的截面形貌;
图2为图1的表面沉积非晶硅后的形貌图;
图3为图2表面沉积氧化层的后的截面的形貌图;
图4为现有技术改善非晶硅残留方法的流程;
图5为本发明改善非晶硅残留方法的流程。
具体实施方式
以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中,当将一层/元件称作位于另一层/元件“上”时,该层/元件可以直接位于该另一层/元件上,或者它们之间可以存在居中层/元件。另外,如果在一种朝向中一层/元件位于另一层/元件“上”,那么当调转朝向时,该层/元件可以位于该另一层/元件“下”。
为了解决氧化时阶梯覆盖率不足导致非晶硅残留的问题,现有技术通常在沉积氧化层后对非晶硅进行氧化,其形成有源区的流程如图4所示。这种方法由于中间有沉积氧化层的工序,不能实现原位氧化,并且由于氧化层的阻隔因而对氧化残留非晶硅的工艺要求更高。
相比之下,本发明提供了以下制备方法:
一种半导体结构中有源区的制备方法,如图5所示,包括:
第一步、在半导体基底上蚀刻沟槽;
第二步、在蚀刻有沟槽的半导体基底上沉积非晶硅,形成从沟槽底部至顶部的非晶硅层;
第三步、对所述非晶硅层进行原位低温氧化;所述原位低温氧化的温度为600~700℃,氧化气体采用H2与O2以1:2~1:10的体积比混合而成;
第四步、在所述原位低温氧化之后再所述沟槽上沉积氧化物层。
本发明的上述方法在沉积非晶硅之后和沉积氧化层之前对非晶硅进行低温氧化,这样改善了氧化过程中的阶梯覆盖率,避免了沉积氧化层时非晶硅残留的问题,从而避免非晶硅残留导致的器件缺陷,同时降低了对沉积氧化层时阶梯覆盖率的要求,另外省去了沉积氧化层后氧化非晶硅的工序。
上述的半导体基底可以是任意需要沉积非晶硅膜的半导体结构,以DRAM为例,半导体基底上包括形成存储单元(cell)的区域),和形成核心/周边(core/periphery)的区域),可以通过刻蚀工艺在半导体基底上形成沟槽(trench),沟槽之间形成为有源区,沟槽包括顶部表面和底部表面,其中顶部表面即构成为有源区的顶部。
上述方法中,在沉积非晶硅时,沉积手段和硅源都不受限。沉积手段包括但不限于典型的CVD、ALD或LPCVD。硅源包括但不限于典型的:二异丙基氨基硅烷(DIPAS),双(叔丁基氨基)硅烷(BTBAS),双(二乙基胺基)硅烷(BDEAS),六氯乙硅烷(HCDS),三(二甲基氨基)硅烷(TDMAS),丁基氨基硅烷(BAS)、二乙基氨基硅烷(DEAS)、二丙基氨基硅烷(DPAS)、六乙基胺基乙硅烷等。
上述方法中,原位低温氧化的温度为600~700℃之间的任意温度,在一些实施方式中,氧化温度为600℃、620℃、630℃、650℃、670℃、690℃或700℃等,一些优选的实施方式中,氧化温度为600~650℃。
上述方法中,氧化气体中H2与O2的体积比是1:2~1:10范围内任意的,在一些实施方式中,H2与O2的体积比为1:2、1:3、1:4、1:5、1:6、1:7、1:8、1:9或1:10等,一些优选的实施方式中,体积比为1:5~1:8。
上述方法中氧化物层的沉积手段不限,包括但不限于典型的原子层沉积法(ALD)。
本发明上述的任意实施方式均适用于任意半导体器件的有源区结构的形成,包括但不限于DRAM、2D NAND、3D NAND或逻辑器件。
以上对本公开的实施例进行了描述。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围,本领域技术人员可以做出多种替代和修改,这些替代和修改都应落在本公开的范围之内。
Claims (10)
1.一种半导体结构中有源区的制备方法,其特征在于,包括:
在蚀刻有沟槽的半导体基底上沉积非晶硅,形成从沟槽底部至顶部的非晶硅层;
对所述非晶硅层进行原位低温氧化,所述原位低温氧化的温度为600℃~700℃,氧化气体采用H2与O2以1:2~1:10的体积比混合而成;
沉积氧化物层。
2.根据权利要求1所述的制备方法,其特征在于,所述原位低温氧化的温度为600℃~650℃。
4.根据权利要求1所述的制备方法,其特征在于,采用原子层沉积法沉积所述氧化物层。
6.根据权利要求1-5任一项所述的制备方法,其特征在于,所述原位低温氧化时的氧化气体采用H2与O2以1:5~1:8的体积比混合而成。
7.一种半导体有源区结构,其特征在于,包括半导体基底;
在所述半导体基底上蚀刻有沟槽,所述沟槽的表面由底部至底部依次设有非晶硅层、氧化物沉积层,并且所述非晶硅层的表层为氧化硅层。
8.一种包含权利要求7所述的半导体有源区结构的半导体器件。
9.根据权利要求8所述的半导体器件,其特征在于,其为DRAM、2D NAND、3D NAND或逻辑器件。
10.权利要求8或9所述的半导体器件的制备方法,其特征在于,所述半导体器件中的有源区采用权利要求1-6任一项所述的制备方法形成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011358807.4A CN114566422A (zh) | 2020-11-27 | 2020-11-27 | 一种半导体结构及其有源区的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011358807.4A CN114566422A (zh) | 2020-11-27 | 2020-11-27 | 一种半导体结构及其有源区的制备方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114566422A true CN114566422A (zh) | 2022-05-31 |
Family
ID=81711695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011358807.4A Pending CN114566422A (zh) | 2020-11-27 | 2020-11-27 | 一种半导体结构及其有源区的制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114566422A (zh) |
-
2020
- 2020-11-27 CN CN202011358807.4A patent/CN114566422A/zh active Pending
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---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
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