CN1158002A - 用于亚微米超大规模集成电路的金属间介质平面化 - Google Patents

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Abstract

本发明提供一种完成金属间介质(“ILD”)的平面化的方法，该方法利用了氢硅一倍半氧化物烷(hydrogensilsesquioxysilane)(“HSQ”)旋涂玻璃和保形等离子增强四乙氧基硅烷(“PETEOS”)用于例如通孔和具有溅射金属的互连的亚微米缝隙。本发明特别适于用在亚微米CMOS和BiCMOS工艺，例如有关制造数字信号处理器、存储器、逻辑电路、实用型专用电路的工艺，和其它用最小双层金属化的工艺。

Description

用于亚微米超大规模集成电路的金属间介质平面化
本发明涉及一种形成用于亚微米孔的平面金属间介质层的方法。
随着半导体电路几何形状的缩小至0.5微米，对用于半导体电路的互连图形的层间介质膜(ILD)的要求越来越严格。要求未来的ILD膜能够填充高宽比的间距，并具有比目前所用的ILD膜所需的介电常数低的介电常数。希望降低膜的介电常数，从而减小层间和层内的导致目前用于电隔离的氧化物处理过的电路的工作速度降低的电容。众所周知，该减速效应会随电路复杂性的增加而日益严重。
另外，由于集成电路器件的电路变得越来越复杂和越来越密集，金属化层数也必须增加。随着金属化层数的增加，由于有关的中间层仿照底层金属化条和支撑层的轮廓，所以每个连续层的表面变得越来越不平。有较大量的金属化层使每个连续层的表面不平整。结果，两层以上的结构显示出严重的不平形貌，由于极差的金属台阶覆盖和极差的微细图形光刻到划工艺导致面临严重的可靠性问题。克服这些问题可能的方法是介质中间层的平面化工艺。
用旋涂玻璃(“SOG″)的技术所淀积的无机和有机层皆已被广泛地用于超小型化的多层互连电路。通常，对所淀积的介质层进行深腐蚀工艺，以进一步使表面平滑。然而，该层深腐蚀工艺使淀积的每一层的工艺增加了额外的步骤，同样会导致成本的增加和可能降低生产成品率。通过加热能够使无机SOG平面化的话，那么可以避免上述的深腐蚀步骤，但会发生其它相关的问题，包括兼顾ILD平面化问题，例如，当用O2等离子体照射ILD层从而去除所用于形成通孔的光致抗蚀剂时，会有水吸入该层，这对有关的金属是有害的。另外，当在形成通孔时对有机SOG曝光时，它含有释放的水分或其它物质，在将导电金属溅射进通孔时会产生高阻。这个问题正是众所周知的“通孔沾污”，当用旋涂的甲基硅氧烷基玻璃填充缝隙和平面化有多层金属互连的集成电路时会发生这样问题。在通孔的侧壁上有这种暴露的有机SOG，在通孔中的化学气相淀积(CVD)的钨的质量会遭受严重地损害，经常会引起通孔的不完全填充，产生高阻通孔，及引起金属从通孔的顶部生长(小丘)导致和其它金属线短路。人们确信有机SOG的有机部分会以有害的方式与钨原材料反应。在下面的说明书中将对淀积绝缘半导体的中间层所遇到的困难作进一步的计论，并引证公布于1995年5月9日的美国专利5413963号。
一种解决通孔沾污问题的方法是对SOG进行局部等离子深腐蚀，只在金属引线的侧边之间或沿金属引线留下SOG。该方法需要在整个晶片的表面上淀积半有机破璃，并在等离子腐蚀装置中进行深腐蚀。该过程非常慢、非常脏、会在晶片上留下颗粒，并且不均匀。用SOG薄涂层的其它方法，例如用把通孔移到SOG层较薄的地方，或连带进行细致的固化、腐蚀、通孔烘烤和金属淀积工艺，这可以改变成功率。
ILD结构一般是由缺陷的程度、工艺复杂性、电性能和平面化能力决定的。上述各类是可流动氧化物允许的所有各类。吸引人们注意的是可流动氧化物材料的可流动性，这是因为它可以简化ILD的处理，并能提供特殊的缝隙填充和平面化性能。与等离子增强四乙氧基硅烷(“PETEOS”)氧化物淀积和/或腐蚀工艺相比，可证明以0.7μm技术集成的可流动氧化物基的ILD工艺有极好的平面化性能。然而，HSQ的高湿法腐蚀速率使通孔的腐蚀复杂化，并且无法由湿法腐蚀工艺完全形成所要求的通孔侧壁的“香滨酒杯”状坡度。而且需要其它工艺步骤，这样使器件的制造成本高、工艺复杂、且制造时间长。
本发明提供一种完全金属间介质(“ILD”)的平面化的方法，该方法利用氢硅一倍半氧化物烷(hydrogen silsesquioxysilane)(“HSQ”)旋涂玻璃和保形等离子增强四乙氧硅烷(“PETEOS”)用于，例如，通孔和溅射金属互连的亚微米缝隙。本发明特别适于用在亚微米CMOS和Bi CMOS工艺，例如有关制造数字信号处理器、存储器、逻辑电路、实用型专用电路的工艺，和其它使用最小双层金属化的工艺。
图1A至1G描述了一种在一个DRAM的互连图形上提供平面化的介质层的已有技术方法的工艺流程；
图2A至2I描述了一种在一个逻辑电路的互连图形上提供平面化的介质层的已有技术方法的工艺流程；
图3A至3N描述了一种按照本发明的既可用于DRAM制造又可用于逻辑电路制造的三层金属工艺流程；及
图4A至4C描述了一种按照本发明的既可用于DRAM制造又可用于逻辑电路制造的双层金属工艺流程。
应该理解和清楚，以下所说明的工艺步骤和结构并不构成制造集成电路的全部流程。可以结合目前用于现有技术的集成电路的制造技术来实施本发明，本发明包括一些通用工艺步骤是为了便于理解本发明。本说明书的附图表示了制造期间的集成电路的部分剖面，但并不是按比例画出，它只是示意性地表示本发明的特征。
参见图1A至1G，这些图中示出了一种在一个DRAM电路的互连图形上提供平面化的介质层的已有技术方法的工艺流程。首先，如图1A所示，通过如钨等互连金属的淀积、及接下来的构图和腐蚀，在衬底1上形成互连图形3。然后，如图1B所示，在暴露的表面上淀积7000埃的等离子TEOS氧化物层5，在互连图形的某些部分间开出凹孔或凹槽7。然后，如图1C所示，在图1B的结构上淀积6200至6400埃的有机SOG层8，并使之固化，或深腐蚀再固化。如果，没有预先深腐蚀，则随后深腐蚀图1C所示的结构，直到暴露出TEOS氧化物层5，如图1D所示，并随后如图1E所示，通过氧等离子处理除去结构上沉积的任何聚合物9。然后，如图1F所示，用水清洗表面除去任何留下来聚合物和尘埃。此后，如图1G所示，在410℃烘烤所得结构约2.5分钟，然后在表面上淀积5000埃的TEOS氧化物层11，以制备平面化的表面。
参见图2A至2I，其中示出了一种在一个逻辑电路的互连图形上提供平面化的介质层的已有技术方法的工艺流程。首先，如图2A所示，通过如铝等互连金属的淀积、及接下来的构图和腐蚀，在衬底21上形成互连图形23。由于铝能形成可导致与低层的互连层的短路，所以需要提供比DRAM实施例中所需介质层厚的介质层。因此，如图2B所示，在暴露的表面上淀积3000埃的等离子TEOS氧化物层25，在互连图形的某些部分间开出孔或凹槽27。然后，进行氮等离子处理，再后如图2C所示，形成3000埃的臭氧TEOS氧化物层29，然后，如图2D所示，形成4000埃的等离子TEOS氧化物层31。再后的步骤与参照图1C至1G的DRAM的上述步骤相同，图1C至1G分别对应于图2E至2I。
本发明关于三层金属工艺的具体情况见图3A至3N。特别参见图3A，其中示出了正在构成中的半导体器件的一部分50。在该构成阶段，部分50包括在介质层54下面的硅衬底52。介质层54包含三层夹层，在7500埃的等离子增强四乙氧基硅烷(“PETEOS”)下的底层是6200埃的热氧化物层。夹在热氧化物和PETEOS之间的是300埃的用来减小注入沟道效应的硅烷氧化物层，这样介质层的总厚度约为14100埃。淀积硼磷硅玻璃(“BPSG”)形式的另一介质层56，并用常规方法致密，同时用N2在Watkins-Johnson反应器中进行处理。尽管可以将其它组分比的BPSG用于本发明，但BPSG的构成可以是如下那样：硼，2.4-3.2wt％；磷，5.9-6.25wt％；平衡硅。最好是在硅晶片以约500RPM速度旋转时，施加上厚5700埃的HSQ层66。也可以在如2500RPM的高速旋转下涂敷层66。
在BPSG层上淀积称为“金属-1”的金属叠层58。在本发明的优选方案中，金属-1叠层包括垂直设置的三层溅射金属：与BPSG层56相邻淀积的500埃厚的钛底层；3000埃厚的Ti(10％)-W上层；及～4600埃的Al-Si(1％)-Cu(0.5％)最上层。这样，金属-1叠层的总厚度约8100埃。淀积叠层后，用常规的光刻技术对叠层进行构图和腐蚀。腐蚀除去了约2000埃有BPSG层56，附带有金属“过腐蚀”发生，这由图中的凹槽60示出。过腐蚀会产生超过～10000埃的有效金属叠层高度，这将在后续工艺步骤中被介质平面化，如下面将要详细说明的那样，接触孔62穿过由58a指示的一个金属叠层，并穿过BPSG和介质层56&54。接触孔62的内表面和三层金属叠层58金属的金属的形状保持一致，如图所示。接触孔的上部表面66沿渐阔的面制成要求的“香滨酒杯”或“马提尼酒杯”形，这正是优选的易于以下所述方式填充的接触孔的形状。也可由任何不同的合适的工艺形成接触孔62，包括首先湿法腐蚀。然后干法腐蚀，然后进行降低功率的软腐蚀。
如图3B所述，在结构50上淀积1000埃的保形等离子增强TEOS氧化物层64。然后，在其上旋涂约～5700埃的氢硅一倍半氧化物烷(hydrogen silsesquioxysilane)(“HSQ”)并烘烤。应该理解到，标准的HSQ厚度相当于在标准工艺条件下在裸硅晶片上旋涂材料时所获得的HSQ的厚度，在已构图的晶片上的HSQ的厚度起局部晶片构形作用。例如，在较近间隔的金属线之间，该厚度会大于上述的标准值5700埃，相应地在开口区会较薄。整体效果是拓扑图形高度光滑和小范围内高度平面化，在很窄的地方即绝缘的引线处只有很少HSQ，同时，宽引线或较近间隔，窄引线上的厚度可以是上述标准厚度的较大的部分。
在大气压的炉中，在约400℃下用氮气氛固化HSQ膜66。热处理后，将承载器件50的晶片放入PETEOS CVD室(未示出)内，在淀积后续各层之前，在氮气氛下，在～8Torr、约380℃下烘烤晶片约60分钟。在氮热处理后，淀积～6500埃的PETEOS层68。淀积PETEOS的好处是由于它是保形的，且能在较低的温度(＜400℃)下进行淀积，所以可以使有关的金属层中的颗粒形成最小。
参见图3C和3D，用常规的光刻技术对晶片50构图，以确定通孔的位置和/或金属-1叠层58与后来施加的金属-2叠层欧姆接触的所需的位置。该构图如图3C中的遮蔽区70所示。为了简单和清楚起见，图3C和以下的附图中省略了图3A和3B中表示的接触孔62。
在光致抗蚀剂构图后，烘烤晶片50，以硬化光致抗蚀剂。此后，在含6.5％的HF和35％NH4F和Olin Hunt表面活性剂及带DHS的COE的缓冲氧化物腐蚀水溶液中腐蚀光致抗蚀剂70。腐蚀的结果是各向异性腐蚀的外形，除去了约～3000-5000埃的上部PETEOS层68。控制处理的条件，保证腐蚀不会除去所有的PETEOS层68和浸入底层的HSQ层66，因为在HF溶液中HSQ会被快速从晶片上去除。应该理解到，通过PETEOS层68和到HSQ层66的腐蚀会保证后来的金属溅射形成适当的通孔金属台阶覆盖。用上述方法对PETEOS层68进行腐蚀，显出阱72，使它在已构图的光致抗蚀剂70下面部分地扩展。
在形成阱72后，在等离子反应器中用CF4/CHF3化学腐蚀晶片50，除去通孔72中其余的氧化物。等离子反应器腐蚀使所形成的通孔有基本徒直的侧壁74和在通孔的开口端形成所要求的“马提尼”或“香滨”杯形。腐蚀通孔后的通孔底部的开口约为1.1μm。上述的等离子反应器腐蚀也腐蚀例如图3E中的引线58b等有关金属引线的上表面78上部的介质层(PETEOS68和HSQ66)约～8500埃。以上述方法进行的通孔腐蚀具有约0.77的通孔高宽比。
在以上述方法形成通孔72后，用例如溶剂清洗/冲洗、等离子去胶、溶解/清洗冲洗和等离子去胶等常规方法除去光致抗蚀剂70，以得到如图3F所示的基本上没有光致抗蚀剂的结构。发现最后的去胶步骤对于去除可能被HSQ吸附到通孔侧壁上的任何溶剂尤其有效。每步溶剂都按AshlandACT-CMI DMAC清洗方法洗清，此后用IPA冲洗/蒸发干燥。在桶形去胶机中，在氧等离子体气氛中进行每步去胶。
参见图3G，图中示出了施加称为“金属-2”的第二金属叠层80。在施加金属-2叠层80前，先对晶片进行氩溅射腐蚀，除去任何残留物和来自通孔2的下表面的铝。进行氩溅射腐蚀。除去～180埃±20埃的硅烷氧化物。另外，对晶片进行低压烘烤。金属-2层80由溅射到晶片上的～2000埃的Ti(10wt％)-W和4600埃的Al-Si(wt％)-Cu(0.5WT％)的组合物构成。如附图所示，溅射工艺用金属部分地填充了通孔，形成了一个金属-1层58和金属-2层80间的导电通道。然而，在由如下所述的氧化物填充的通孔72中仍然存在空隙或小坑。金属-2层80的整个金属叠层的高度在其厚度方向上约为6600埃。
一旦施加了金属-2叠层80，就要通过光刻处理晶片以确定金属-2叠层80的图形。该构图如图3H中的遮蔽区82所示。如图3I所示，对金属-2叠层80的腐蚀可除去约2000埃的PETEOS氧化物，同时使有效台阶高度约为8000埃这个需要平面化的高度。然后用常规方法除去光致抗蚀剂82，在金属-2叠层80和PETEOS介质层68的暴露部分上施加1000埃的PETEOS层84。在1000埃的介质层84上施加约5700埃的HSQ层86。另外，以与图3B有关的上述方法，在HSQ层86上淀积另外的约6500埃的PETEOS层88。1000埃厚的PETEOS层84淀积到通孔72中，HSQ86填充其余的空隙。
在施加了介质层84至88后，借助光致抗蚀剂使电路50构图，从而形成第二通孔层，如下所述。参见图3K，烘烤已构图的光致抗蚀剂90，然后，以上述图3D的上述方法进行腐蚀。以这种方法腐蚀的结果是形成有如参考标记94所指示的所要求的“马提尼”或“香滨”杯形开口的第二通孔92。然后，在等离子反应器中腐蚀晶片，从而完成通孔的腐蚀工艺(图3L)，由此完全显出通孔92，使之完全通过PETEOS层88、HSQ86和底层PETEOS层84延伸至金属-2叠层80的上表面。
参见图3M，其中示出了金属-3叠层100的结构。以上述金属-2叠层80的方法淀积金属-3叠层100。金属-3叠层100由～2000埃厚的Ti(10wt％)-W和～6000埃厚的Al-Si(1wt％)-Cu(0.5wt％)组成，并用光致抗蚀剂构图，如遮蔽区102所示。在构图和腐蚀了金属-3叠层100后，除去光致抗蚀剂102，并淀积一层钝化层，且构图和腐蚀该层，从而得到图3N所示的结构。
双层金属工艺的细节见图4A至4C。参见图4A，其中示出了一个以图3A至3F所示的已讨论过的上述三层处理阶段的方法构成双层金属的器件。在溅射第二金属叠层80’前，对晶片进行氩溅射腐蚀，并在低压下烘烤，以除去来自通孔72的底部的铝和残留物。金属-2叠层80’由～2000埃厚的Ti(10wt％)-W和～6000埃厚的Al-Si(1wt％)-Cu(0.5wt％)组成。如图所示，金属-2叠层80’的溅射工艺用金属填充通孔72，形成了一个金属-1叠层58和金属-2叠层80’间的导电通道。以上述方法，用光致抗蚀剂82对金属-2层80’构图，并进行腐蚀，金属的过腐蚀除去了大约2000埃的ETEOS(4B)。在除去了光致抗蚀剂82后，淀积一层氧化物钝化层104，对它构图并进行腐蚀，如图4C所示，得到金属-2叠层水平的平面化的表面。
上述平面化工艺的优点包括：极好的空隙填充特性和局部平面化。另外，由于HSQ表现出相当低(＜3.0)的介电常数，所以在各种工艺中利用HSQ是有益的。由上述工艺改进的平面化，减小了由金属布线造成的缺陷，并能增加现在用于整个工业中的常规抗蚀剂深腐蚀工艺(“REB”)的成品率。由于HSQ是非碳基的SOG化合物，所以它不需要深腐蚀。因此，就象用常规ILD工艺一样，通过HSQ所腐蚀的通孔不存在由于碳溢出而引起的“通孔沾污”问题。
尽管本发明对具体实施例作了说明，但显然本领域的技术人员可以对本发明作出各种变化和改型。因此，应注意的是进行了尽可能宽地解释的所附权利要求书包括所有这样的变化和改型。

Claims (20)

1一种在互连图形上形成平面化介质层的方法，包括下列步骤：
(a)提供其上具有电互连图形的衬底；
(b)在所说互连图形上形成第一介质层；
(c)由含硅无机组合物在所说第一介质层上形成不同于所说第一层的第二含硅介质层；及
(d)在所说第二介质层上形成不同于所说第二层的第三介质层。
2如权利要求1所述的方法，其特征在于：所说第一层是等离子产生的TEOS氧化物。
3如权利要求1所述的方法，其特征在于：所说含硅组合物是HSQ。
4如权利要求2所述的方法，其特征在于：所说含硅组合物是HSQ。
5如权利要求1所述的方法，其特征在于：所说第三层是等离子产生的TEOS氧化物。
6如权利要求2所述的方法，其特征在于：所说第三层是等离子产生的TEOS氧化物。
7如权利要求3所述的方法，其特征在于：所说第三层是等离子产生的TEOS氧化物。
8如权利要求4所述的方法，其特征在于：所说第三层是等离子产生的TEOS氧化物。
9如权利要求1所述的方法，其特征在于：形成所说第二层的步骤包含以下步骤：在由步骤(b)所得结构上淀积能高温分解转化成氧化硅的含硅有机组合物；将所得结构放入基本上为纯氮和基本上无湿气的大气压或在大气压以下的环境中；然后，将所说含硅组合物加热到约375-约425℃的温度，并加热约30分钟至约90分钟，以使所说含硅组合物转化成氧化硅。
10如权利要求9所述的方法，其特征在于：所说含硅组合物是HSQ。
11如权利要求9所述的方法，其特征在于：所说温度为约400℃，大约进行45分钟的加热。
12如权利要求9所述的方法，其特征在于：所说温度为约400℃，大约进行45分钟的加热。
13如权利要求1所述的方法，其特征在于：形成所说第三层的步骤包含：将步骤(c)所得结构置于真空室中；在氮气氛氛中，在约3Torr-5Torr压力下在约350℃至约430℃的温度下加热约30秒至90秒；然后，在所说结构上淀积一层厚度约为2000埃至约4000埃的等离子产生的TEOS氧化物。
14如权利要求13所述的方法，其特征在于：所说温度为约390℃，大约进行60秒的加热。
15如权利要求13所述的方法，其特征在于：所说压力为约9Torr。
16如权利要求13所述的方法，其特征在于：所说厚度为约3000埃。
17一种多层互连图形，包括：
a)其上具有电互连图形的衬底；
(b)在所说互连图形上的第一介质层；
(c)由能形成氧化硅的含硅无机组合物在所说第一介质层上形成的不同于所说第一层的第二含硅介质层；
(d)在所说第二介质层上的不同于所说第二层的第三介质层；及
(e)在所说第三层上的电互连图形。
18如权利要求17所述的方法，其特征在于：所说含硅组合物是HSQ。
19如权利要求17所述的方法，其特征在于：所说第二层的介电常数低于约4.0。
20如权利要求18所述的方法，其特征在于：所说第二层的介电常数低于约4.0。
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