KR19980063976A - 알루미늄 접촉부 형성 방법 - Google Patents
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 title claims abstract description 79
- 229910052782 aluminium Inorganic materials 0.000 title claims abstract description 79
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 91
- 229910052751 metal Inorganic materials 0.000 claims abstract description 53
- 239000002184 metal Substances 0.000 claims abstract description 53
- 238000005498 polishing Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000000126 substance Substances 0.000 claims abstract description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 43
- 239000000377 silicon dioxide Substances 0.000 claims description 43
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 13
- 238000004544 sputter deposition Methods 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052758 niobium Inorganic materials 0.000 claims description 2
- 239000010955 niobium Substances 0.000 claims description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052726 zirconium Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 5
- -1 silicon oxide aluminum Chemical compound 0.000 abstract description 2
- 230000008021 deposition Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XAGFODPZIPBFFR-BJUDXGSMSA-N Aluminum-26 Chemical compound [26Al] XAGFODPZIPBFFR-BJUDXGSMSA-N 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229940024548 aluminum oxide Drugs 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
1 미크론 크기 이하의 알루미늄 접촉부를 형성하기 위한 방법. 여기에서, 실리콘 산화물층의 바이어스 및 라인 개구부 양쪽의 형성후, 알루미늄을 증착한다.
선택적으로, 금속 스톱 층은 바이어스 및 라인 개구부를 형성하기 전에 증착된다. 과도한 알루미늄은 화학 기계적 폴리싱에 의해 제거되고, 스톱층은 화학 기계 폴리싱에 대한 높은 선택성을 제공한다. 그리고나서 스톱 층은 제거된다. 결과적인 실리콘 산화물 알루미늄 표면은 편평해지고 화학 기계적 폴리싱 단계에 의해 손상되지 않는다.
Description
본 발명은 집적 회로에 대한 알루미늄 바이어스 및 접촉부를 만드는 방법에 관한 것이다. 특히, 본 발명은 집적 회로 표면으로부터 과도한 알루미늄을 제거하기 위한 데머신(damascene) 처리에 관한 것이다.
알루미늄은 높은 전도성 및 저온 증착으로 인해 집적 회로 제조시 전도체 금속으로서 폭넓게 사용된다. 알루미늄은 다중층 소자들 사이의 접촉부, 및 소자들을 서로 접촉하기 위한 전도성 라인을 만드는데 사용된다. 알루미늄은 저온에서 스퍼터링함으로써 증착되고, 형성되기전 분배되지 않은 소자 부분을 남긴다.
트랜지스터 제조시, 소스 및 드레인 층은 이온 주입 또는 확산에 의해 형성되고, 게이트는 그 사이에 형성되고, 전체적으로 실리콘 이산화물 패시베이션층같은 절연층으로 덮여지고, 평탄화된다. 알루미늄층은 소자를 상호 접속하도록 알루미늄 라인을 형성하기 위하여 패턴화된다. 제 2 실리콘 산화물층은 증착되고 제 2층의 금속 라인은 제 1층상에 형성될 수 있다.
두 개의 층의 금속 라인을 접속하기 위하여, 개구부는 제 1 레벨의 전도 라인상 실리콘 이산화물층에 형성된다. 이들 개구부는 서로 두층의 라인을 접속하기 위하여 알루미늄같은 전도 금속으로 채워진다.
소위 이중 데머신 처리에 따라, 두 개의 순차적인 포토레지스트 및 에칭 단계는 아래놓여있는 금속 라인에 제 1 개구부 또는 바이어를 형성하기 우하여 사용되고 제 2 인라인 개구부는 바이어상에 전도 라인을 형성하기 위하여 만들어진다. 그래서 두 개의 포토레지스트 패터닝 및 에칭 단계는 실리콘 이산화물층에서 결합된 바이어 및 라인을 형성하기 위하여 사용된다. 양쪽 개구부는 알루미늄으로 채워진다. 바이어스 및 라인 또는 상호접속부를 결합함으로써, 단지 하나의 알루미늄 스퍼터 증착 단계가 바이어스 및 상호접속부를 충전하기 위하여 요구된다. 이것은 상기 처리를 위하여 요구된 비용 및 시간을 감소시킨다. 게다가, 바이어스 및 상호접속부 사이에 인터페이스가 없기 때문에, 알루미늄 상호접속부의 이동이 감소되고, 접촉 저항같은 전기 특성이 개선된다.
개구부가 스퍼터링 또는 화학 기상 증착(CVD)에 의해 일반적으로 증착되는 알루미늄으로 충전된후, 접촉부 및 라인과 실리콘 이산화물 표면상 과도한 알루미늄은 제거되어야 한다. 이것은 통상적으로 기계적 폴리싱, 또는 화학 기계적 폴리싱(이후 CMP)에 의해 행해진다. 폴리싱 패드는 연마 재료를 포함하는 폴리싱 슬러리와 함께 사용되고, 과도한 알루미늄은 문질러 제거된다. 몇몇의 알루미늄이 트렌치 또는 개구부를 둘러싸는 표면상에 남아있기 때문에, 실리콘 이산화물의 표면은 과도한 알루미늄 모두를 제거하기 위하여 과도하게 폴리싱된다.
단일 반도체 기판상 소자 수가 보다 많아지고 상기 소자가 작아지고 서로 밀접해지기 때문에, 위에 놓여있는 등각 알루미늄 층은 보다 불규칙적이된다. 알루미늄층의 불규칙성은 아래 놓여있는 실리콘 이산화물층을 손상시키거나 부식시키지 않고 편평한층을 형성하도록 알루미늄을 폴리싱하는 것을 어렵게 만든다.
그래서 본 발명의 목적은 실리콘 산화물 표면상 과도한 알루미늄을 제거하는 개선된 방법을 제공하는 것이다.
도 1은 패턴화된 실리콘 이산화물층의 단면도.
도 2는 제 1 전도 금속층에 대한 개구부의 에칭후 실리콘 이산화물층의 단면도.
도 3은 포토레지스트의 제 2 패터닝층의 단면도.
도 4는 제 2 에칭 단계후 실리콘 이산화물층의 단면도.
도 5는 스톱층의 증착후 실리콘 이산화물층의 단면도.
도 6은 알루미늄으로 개구부를 증착후 실리콘 이산화물층의 단면도.
도 7은 화학 기계적 알루미늄 폴리싱후 실리콘 이산화물층의 단면도.
도 8은 스톱층의 제거후 실리콘 이산화물층의 단면도.
도 9는 본 발명의 다른 실시예를 도시한 도.
*도면의 주요 부분에 대한 부호의 설명*
12 : 실리콘 이산화물층 14 : 전도 금속층
16 : 포토레지스트층 18 : 개구부 또는 바이어
26 : 알루미늄층 24 : 금속 스톱층
알루미늄전에 증착된 금속 스톱층은 아래 놓여있는 실리콘 이산화물 표면을 부식하지 않고 모든 과도한 알루미늄이 제거되게 한다. 내화 금속은 이런 스톱층상에 사용될 수 있다. 모든 과도한 알루미늄이 폴리싱된 후, 내화 금속층은 아래놓여있는 실리콘 이산화물에 선택적인 습식 또는 건식 에칭같은 에칭, 또는 제 2 폴리싱 단계에 의해 제거되고, 부드럽고, 편평한, 손상되지 않는 실리콘 이산화물 표면을 남긴다. 스톱층으로서 여기에 사용된 내화 금속은 폴리싱 단계동안 알루미늄 및 기판 사이에 향상된 선택성을 제공한다. 결과적으로, 부드럽고, 평탄화된 실리콘 이산화물층은 액세스 알루미늄의 제거후 얻어진다.
이미 상기된 바와같이, 본 발명은 부드럽고 평탄화된 표면에 발생하는 상호접속부의 형성에 관한 것이다. 도시할 목적으로, 본 발명은 데머신 처리를 사용하여 알루미늄 상호접속부를 형성하는 상황을 기술한다. 그러나, 본 발명은 상당히 넓고 일반적으로, 소자의 제조를 확장시킨다.
본 발명의 일실시예에서, 실리콘 이산화물층(12)은 제 1 패턴화 전도 금속층(14)상에 증착되고 만약 요구된다면 평탄화된다. 포토레지스트층(16)은 실리콘층(12)상에 증착되고 패턴화되어 개구부는 전도성 금속(14)상에 만들어진다. 이런 패턴화된 층은 도 1에 도시된다.
실리콘 이산화물층(12)은 공지된 방식으로 에칭되어 제 1 금속층(14)에 개구부 또는 바이어(18)를 형성한다. 적당한 에천트는 예를들어, CF3H, CH3Cl, CF4및 그와 동종을 포함한다. 제 1 포토레지스트층(16)은 제거된다. 상기 단계는 도 2에 도시된다.
제 2 포토레지스트층(20)은 증착되고 패턴화되어 도 3에 도시된 바와같이 종래에 형성된 바이어스상에 개구부를 형성한다.
제 2 에칭은 실리콘 이산화물층(12)에서 수행되고, 이 시기에는 상기 층을 통하여 부분적으로만 상기 에칭이 수행된다. 이들 개구부(22)는 라인 접속부를 수용할 개구부의 정렬을 보장하기 위하여 오리지날 바이어스보다 다소 넓게 만들어진다. 그리고나서 제 2 포토레지스트 층(20)은 제거된다. 이것은 도 4에 도시된다.
금속 스톱층(24)은 예를들어, 스퍼터링 또는 증발같은 종래 기술에 의해 증착된다. 상기 기술은 여기에 참조로써 통합된 S.M. Sze, VLSI 기술, 2nd ed., 뉴욕, 맥그로우-힐, 1988에 기술된다. 금속 스톱층(24)은 도 5에 도시된 바와같이, 실리콘 이산화물의 표면 및 개구부 및 바이어스(18, 22)의 적어도 측면 부분을 커버한다. 금속 스톱층은 충분히 두꺼워서 추후의 CMP 처리가 실리콘 이산화물층(12)을 노출시키지 않고 과도한 알루미늄을 효과적으로 제거 및 평탄화하도록 한다. 금속 스톱층의 두께는 보이드없이 알루미늄으로 개구부를 효과적으로 채우도록 바이어에 충분한 개구부를 허용한다. 게다가, 금속 스톱층은 알루미늄에 대한 라이너로서 사용한다. 상기와 같이, 금속 스톱층의 두께는 목표된 레벨 또는 그 이하의 저항으로 알루미늄을 유지하기에 충분하여야 한다. 바람직하게, 금속 스톱층은 과도한 알루미늄을 제거하기 위한 CMP 처리 동안 실리콘 이산화물층을 노출시키지 않을 만큼 충분히 얇아야한다. 일실시예에서, 금속층의 두께는 약 200-400Å이다.
알루미늄층(26)은 편평하지 않지만, 개구부상에서 다소 등각적이다. 충전된 개구부는 도 6에 도시된다. 바이어스 및 상호접속부를 결합함으로써, 단지 하나의 알루미늄 스퍼터 증착이 동일 단계에서 바이어스 및 상호접속부 양쪽을 채우기 위하여 사용된다. 이것은 부가적인 장점을 가진다. 바이어스 및 상호접속부 사이의 인터페이스가 없기 때문에, 알루미늄 상호접속부의 이동은 감소되고 접촉 저항같은 전기 특성은 개선된다.
과도한 알루미늄층(26)은 실리콘 이산화물층의 표면으로부터 과도한 알루미늄을 제거하기 위하여 CMP로 처리되고, 표면상에 노출된 금속 스톱층(24)을 남긴다. 이 단계는 도 7에 도시된다.
통상적으로, CMP는 알루미늄의 디싱(dishing)을 유발하고, 금속 스톱층에 관해 약간 함몰된 알루미늄을 남긴다.
노출된 금속 스톱층(24)은 예를들어, VLSI 기술에 기술된 바와같은 종래 에칭 또는 폴리싱을 사용하여 제거되고, 이것은 여기에 참조로써 통합된다. 에칭 또는 폴리싱은 금속층을 제거하고 실질적으로 영향받지 않는 알루미늄을 남긴다. 알루미늄이 CMP에 의해 유발된 디싱의 결과로서 약간 함몰되기 때문에, 에칭 또는 폴리싱은 8에 도시된 바와같이 실질적으로 편평하고, 손상되지 않은 실리콘 이산화물 알루미늄 층(12, 26)을 생성한다.
상기 처리는 64M 및 256M DRAM 소자같은 고밀도, 다중 레벨 장치를 만드는데 사용한다.
도 9는 본 발명의 다른 실시예를 도시한다. 도시된 바와같이, 실리콘 이산화물층(12)은 증착되고 금속 스톱층(24)은 그위에 증착된다. 포토레지스트층은 증착 및 패턴화되고 실리콘 이산화물층(12)은 만들어질 접촉/바이어에 대해 개구부를 형성하기 위하여 에칭된다. 금속 스톱층은 바이어/상호접속부 개구부의 형성전에 실리콘 이산화물상에 증착된다. 결과적으로, 트렌치/바이어의 개구부 측벽은 금속 스톱층으로 채워지지 않는다. 트렌치/바이어스는 예를들어 알루미늄(26)으로 채워진다.
통상적으로, 라이너는 트렌치/바이어스를 채우기전에 측벽에 형성된다. 라이너는 확산 장벽으로서 사용한다. 게다가, 라이너는 보이드를 형성하지 않고 트렌치/바이어스를 용이하게 충전하기 위하여 알루미늄에 대한 습식 작용제로서 사용한다. 보이드의 형성은 높은 종횡비를 가진 트렌치/바이어스에 보다 많다. 몇몇 실시예에서, 라이너는 예를들어 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함한다.
알루미늄은 패턴화된 층의 표면에 스퍼터링된다. 스퍼터링후, 알루미늄은 그것이 표면 확산에 의해 트렌치/바이어스로 흐르도록 충분한 온도로 가열된다. 통상적으로, 알루미늄이 가열되는 온도는 약 400-550℃이다. 알루미늄이 트렌치/바이어스를 충전할 때, 표면은 계단식으로 불규칙적이 되고 함몰부가 그 위에 형성된다.
예를들어, 0.25 미크론 크기의 바이어 및 0.3 미크론 크기 0.5 미크론 깊이의 상부 트렌치에 대하여, 흐른후 800 ㎚ 두께의 알루미늄층(26)은 표준 알루미늄 증착 처리를 사용하여 약 400 ㎚ 높이까지 패턴화된 실리콘 이산화물의 표면상에 계단 또는 함몰부를 생성한다. 기판은 전도 금속 라인을 형성하기 위하여 CMP 처리된다. 그러나, 이런 처리는 알루미늄 및 실리콘 이산화물 및/또는 티타늄 사이에 낮은 선택성을 가진다. 그 결과 알루미늄 라인은 실리콘 웨이퍼를 가로질러 약 170 내지 370 ㎚ 두께에서 변화할 수 있고, 상기 변화는 패턴 밀도, 폴리싱 제거 비율의 CMP 중앙 대 가장자리 비균일성, 및 CMP 처리(예를들어, 패드 및 슬러리가 사용된다)에 부여되는 변화에 따른다. 게다가, 알루미늄 전도 특성은 Ti가 습식층으로서 사용될 때 TiAl3의 형성 때문에 변할 수 있다. 알루미늄 라인의 두께 변화 및 저항 변화는 직접적으로 상관된다; 알루미늄 라인이 얇을 때, 보다 높은 저항 TiAL3층은 보다 많은 Ti/Al 구조가 된다. 이것은 알루미늄 두께가 감소될 때 알루미늄 라인의 저항에 악영향을 끼친다.
매우 작은 라인 및 공간, 즉, 0.25 미크론 바이어스 또는 공간 및 0.3 미크론 라인에 대하여, 저항은 0.2 내지 0.8 오움/스퀘어, 또는 100% 이상 변화할 수 있다. 이런 변화는 허용되지 않는다.
알루미늄을 증착하기 전에 금속 스톱층을 제공하는 현재의 처리 방법은 빽빽하게 패키지된 금속 라인위에서 조차, 이들 두께 및 저항 변화를 감소시키고, 스톱층의 제거후, 또는 실리콘 이산화물의 증착 직후 부드럽고, 편평한 실리콘 이산화물 표면을 제공한다.
이런 스톱층은 통상적인 장벽층, 일반적으로 바이어스 및 라인의 TiN 대신, 또는 TiN 위에 증착될 수 있다.
바이어스 및 공간을 추후에 형성하기 위하여, 그리고 스톱 및 선택적인 장벽층으로 바이어스 및 공간을 채우고나서 알루미늄으로 채우기 위하여, 다중 챔버 진공 시스템은 사용되어, 기판은 전달 챔버에 접속된 다중 증착 및 에칭 처리 챔버를 포함하는 단일 진공 시스템에서 추후에 처리된다.
스톱층은 스퍼터링에 의해 증착된다. 매우 작은 개구부, 즉, 바이어스 및 라인에 등각 층을 스퍼터링하기 위하여, 금속 스톱층은 시준기를 사용하여 스퍼터링될 수 있다. 그러나, 내화 금속같은 높은 분자 중량 금속이 금속 스톱층을 형성하기 위하여 사용될 때, 시준기는 사용되지 않는다.
일실시예에서, 금속 스톱층은 폴리싱 또는 에칭될 때 알루미늄에 대해 선택적인 금속을 포함한다. 알루미늄에 대한 선택성은 알루미늄이 채워진 라인 또는 아래 놓여있는 실리콘 산화물층에 손상없이 금속 스톱층을 제거할 수 있다. 금속 스톱층을 위한 적당한 재료는 예를들어, 티타늄, 텅스텐, 하프늄, 지르코늄, 니오븀, 탄탈륨, 몰리브덴 또는 결합물 또는 화합물을 포함한다.
금속 스톱층은 종래 건식 에칭, 습식 에칭, 또는 편평한 금속 스톱층을 제거할 슬러리 캐미스트리를 사용하여 CMP 폴리싱에 의해 제거된다.
본 발명은 웨이퍼를 가로지르는 패턴 밀도 및 웨이퍼로부터 웨이퍼로의 패턴 밀도에 무관한 실질적으로 균일한 저항을 가지는 알루미늄 라인 및 바이어스를 생성한다. 게다가, 금속 스톱층은 금속 스톱층의 높은 선택성 때문에 증가된 폴리싱 윈도우를 유발한다. 게다가, 과도한 폴리싱이 알루미늄을 부식시키지 않고 가능하고, 트렌치 깊이는 유지되고 실리콘 산화물층의 두께는 감소된다. 통상적으로 실리콘 이산화물층은 약 1 미크론 두께이다; 이것은 약 5000Å 두께의 스톱층을 사용하여 본 발명의 처리에 의해 감소될 수 있다. 보다 얇은 실리콘 이산화물층의 사용은 바이어스를 에칭하는 동안 보다 짧은 에칭 시간을 유발한다. 또한, 보다 얇은 포토레지스트층은 사용될 수 있고, 패턴화된 포토레지스트층의 제거에 대한 시간을 감소시킨다. 게다가, 바이어스의 종횡비가 감소하기 때문에, 바이어스 및 트렌치는 보이드를 형성하지 않고 알루미늄으로 보다 쉽게 완전히 채워진다.
본 발명은 다양한 실시예를 참고로 도시되고 기술되었지만, 추가의 장치 처리 단계 및/또는 재료를 사용하는 것같은 변형 및 변화는 본 발명의 범위로부터 벗어나지 않고 이루어질수있다는 것이 당업자에게 인식될 것이다. 본 발명의 범위는 상기 기술된 것을 참조로 결정되는 것이 아니라 등가적인 전체 범위와 함께 첨부된 청구범위를 참조하여 결정된다.
본 발명에 따라 실리콘 이산화물 표면상에 있는 과도한 알루미늄을 쉽게 제거할 수 있다.
Claims (11)
- 알루미늄 접촉부를 형성하는 방법에 있어서,a) 실리콘 이산화물층을 제공하는 단계;b) 실리콘 이산화물층에 바이어스를 형성하는 단계;c) 실리콘 이산화물상에 포토레지스트층을 증착하고 바이어스위에 바이어스보다 큰 개구부를 형성하기 위하여 층을 패터닝하는 단계;d) 실리콘 이산화물층을 부분적으로 에칭하고 포토레지스트층을 제거하는 단계;e) 금속 스톱층을 증착하는 단계;f) 바이어스 및 개구부가 채워지도록 알루미늄을 증착하는 단계;g) 금속 스톱층 아래까지 알루미늄층을 화학 기계적 폴리싱하는 단게; 및h) 상기 금속 스톱층을 제거하는 단계를 포함하는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 1항에 있어서, 단계 e) 이후 상기 개구부는 티타늄층으로 코팅되는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 2항에 있어서, 상기 개구부는 티타늄 질화물층으로 부가적으로 코팅되는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 1항에 있어서, 상기 금속 스톱층은 텅스텐, 하프늄, 지르코늄, 니오븀, 탄탈륨 및 몰리브덴으로 구성된 그룹으로부터 선택된 금속인 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 4항에 있어서, 상기 금속 스톱층은 텅스텐인 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 1항에 있어서, 상기 알루미늄층은 스퍼터링 또는 화학 기상 증착에 의해 증착되는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 6항에 있어서, 상기 알루미늄층은 스퍼터링에 의해 증착되는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 6항에 있어서, 상기 알루미늄층은 화학 기상 증착에 의해 증착되는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 4항에 있어서, 상기 금속 스톱층은 스퍼터 증착되는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 제 5항에 있어서, 상기 텅스텐은 스퍼터 증착되는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
- 알루미늄 접촉부 형성 방법에 있어서,a) 실리콘 이산화물층을 제공하는 단계;b) 실리콘 이산화물층의 부드러운 표면상에 금속 스톱층을 증착하는 단계;c) 실리콘 이산화물층에 바이어스를 형성하는 단계;d) 실리콘 이산화물상에 포토레지스트층을 증착하고 바이어스 위에 바이어스보다 큰 개구부를 형성하기 위하여 상기 층을 패터닝하는 단계;e) 금속 스톱층을 에칭하고 실리콘 이산화물층을 부분적으로 에칭하고 포토레지스트층을 제거하는 단계;f) 실리콘 이산화물층의 바이어스 및 개구부가 채워지도록 알루미늄층을 증착하는 단계;g) 금속 스톱층 아래까지 알루미늄 층을 화학 기계적 폴리싱하는 단계; 및h) 잔류 금속 스톱층을 제거하는 단계를 포함하는 것을 특징으로 하는 알루미늄 접촉부 형성 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8/764,382 | 1996-12-13 | ||
| US08/764,382 US5854140A (en) | 1996-12-13 | 1996-12-13 | Method of making an aluminum contact |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980063976A true KR19980063976A (ko) | 1998-10-07 |
Family
ID=25070568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970067221A KR19980063976A (ko) | 1996-12-13 | 1997-12-10 | 알루미늄 접촉부 형성 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5854140A (ko) |
| EP (1) | EP0848419A1 (ko) |
| JP (1) | JPH10178096A (ko) |
| KR (1) | KR19980063976A (ko) |
| CN (1) | CN1169209C (ko) |
| TW (1) | TW436911B (ko) |
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- 1997-12-10 JP JP9340051A patent/JPH10178096A/ja not_active Withdrawn
- 1997-12-10 KR KR1019970067221A patent/KR19980063976A/ko not_active Application Discontinuation
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| TW436911B (en) | 2001-05-28 |
| CN1185034A (zh) | 1998-06-17 |
| JPH10178096A (ja) | 1998-06-30 |
| EP0848419A1 (en) | 1998-06-17 |
| US5854140A (en) | 1998-12-29 |
| CN1169209C (zh) | 2004-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |