KR19980025800A - 플래너 유전체층 형성 방법 및 다중 레벨 배선 패턴 - Google Patents

Abstract

하이드로겐 실세스퀴옥산(“HSQ”)스핀-온-글래스(“SOG”) 및 컨포멀 플라즈마 증강 테트라에틸록시실란( “PETEOS”)을 사용하여 스퍼터된 금속 배선을 갖는 비어 및 배선과 같은 서브미크론 갭에 대해 금속간 유전체( “ILD”) 평면화를 행하는 공정이 제공된다. 본 발명은 특히 서브미크론 CMOS 및 BiCMOS, 디지탈 신호 프로세서, 메모리, 논리 회로, 응용된 특정의 것을 제조하는데 관련된 공정, 및 최소한의 이중층 금속 배선을 이용하는 다른 공정에 사용하기에 적합하다.

Description

플래너 유전체층 형성 방법 및 다중 레벨 배선 패턴

본 발명은 서브미크론 구멍의 플래너 금속간 유전체층(planar intermetal dielectric layer)을 형성하는 공정(process)에 관한 것이다.

반도체 회로의 기하학적 배치 구조가 0.5 미크론 이하로 축소되어짐에 따라, 반도체 회로에서의 배선 패턴(interconnect patterns)용 레벨간 유전체(ILD)막에 대한 수요가 급증되고 있다. 미래에 고려되는 ILD막은 종횡비(aspect ratios)가 높은 갭(gaps)을 충전하도록 요구되어질 것이며 현재 사용 중인 ILD막에서 필요로 하는 것보다 낮은 유전율을 제공할 것이다. ILD막의 유전율 감소는 바람직하지만, 레벨간 및 레벨내 캐패시턴스의 감소를 가져오므로, 현재 전기 절연시에 사용되는 산화물로 처리되는 회로는 동작 속도가 감속되어진다. 이러한 감속 현상은 회로의 복잡성이 증가할수록 점차적으로 심해지는 것으로 알려져 있다.

또한, 집적 회로 소자의 회로들이 보다 복잡해지고 밀접해 있으면 야금층의 개수도 또한 증가되어야 한다. 이와 같은 야금층 개수의 증가로 인해, 연속하는 각 층의 표면 평면성(planarity)은 밑에 있는 야금 스트라이프 및 지지층의 형상을 따라 관련된 층간 층들로 인해 보다 비평면적으로 된다. 연속하는 각 층의 경우에는 표면을 불규칙적으로 만드는 대다수의 야금층이 존재한다. 이와 같이, 2개 이상의 레벨을 갖는 구조에 의해 심한 비평면 위상이 나타날 수 있으며, 불량한 단차 피복력(step-coverage) 및 불량한 마이크로리소그래피 묘화 처리의 결과로서 심각한 신뢰성 문제들에 직면할 수 있다. 이러한 문제들을 해결하기 위한 잠재적인 해결 방법은 유전체 층간의 평면화 처리이다.

초소형화 다중 레벨 상호 접속 회로에는 스핀-온-글래스(“SOG”) 기술을 이용하여 피착된 무기 및 유기층 모두를 널리 사용하고 있다. 피착된 유전체층들은 통상적으로 표면을 더욱 평탄화시키는 에칭-백(etch-back) 처리되어진다. 그러나, 이러한 층의 에칭-백 단계에는 피착되는 각 층에 대한 처리시에 여분의 단계가 부가되어져 결과적으로 코스트가 증가되고 수율 감소의 잠재성이 증가되어진다. 가열에 의해 무기 SOG를 평면화시킬 수 있으므로 상기 에칭-백 단계를 피할 수는 있지만, ILD 평면화의 목적에 상반되는 다른 처리에 관련된 문제들이 발생될 수 있다. 예를 들어, ILD층들이 비어 형성시에 수반하여 사용되는 포토레지스트를 제거시킬 때 수반되는 O₂플라즈마 처리될 때, 이 층 내로 H₂O가 흡수되어 관련된 야금을 저하시킨다. 또한, 유기 SOG를 비어 내에 있는 동안 노출시킬 경우, 전도성 금속을 비어 내에 스퍼터시킬 때 비어에서 고저항을 일으키는 기체 제거된 습기 또는 다른 물질을 포함한다. 이와 같은 문제는 “비어 포이즈닝(Via Poisning)”으로 알려져 있으며, 다중 레벨의 금속 배션을 갖는 집적 회로의 갭 충전 및 평면화시에 메틸실록산계 스핀-온-글래스를 사용할 경우에 일어난다. 이러한 유기 SOG가 비어의 측벽에서 노출되어지는 비어 내에서의 화학기상 증착( CVD)에 의한 텅스텐 피착의 품질은 심하게 손상되어, 결과적으로 비어가 불충분하게 충전되어짐으로써 비어는 고 저항을 갖게 되며 다른 금속 라인과 단락을 일으키는 금속 성장[힐록(hillocks)]을 비어의 상부로부터 갖게 된다. 유기 SOG의 유기 부분은 텅스텐 소스 물질과 바람직하지 않게 반응하는 것으로 여겨진다. 절연 반도체 층간의 피착과 관련된 다른 결함에 대한 기술은 1995년 5월 9일자로 허여된 미국 특허 제5,413,963호의 명세서 및 인용 참증에서 찾아볼 수 있다.

비어 포이즈닝의 문제를 해결하기 위한 일반적인 방법 중 하나는 금속 리드의 측면 사이에서 또는 그 측면을 따라 SOG를 남겨두면서 SOG에 대해 부분적인 플라즈마 에칭-백 처리를 행하는 것이다. 이러한 방법은 웨이퍼 전체 상에 플라즈마 에쳐( etcher)로 에칭-백 처리로 반-유기 글래스를 피착시키는 것을 필요로 한다. 그러나, 이러한 과정은 매우 느리고, 매우 불결하여 웨이퍼 상에 입자들을 남겨두며 균일하지가 않다. 다른 방법들은 SOG층이 보다 얇은 위치로 비어를 이동시키거나 또는 성공도를 변화시키면서 주의깊은 큐어링(cure), 에칭, 비어 베이킹(bake) 및 금속 피착 과정과 함께 보다 얇은 SOG 코트(coat)를 이용한다.

ILD 구조는 통상적으로 결함 레벨, 공정의 복잡성, 전기적 성능 및 평면화 능력으로 판정된다. 상기한 카테고리는 유동성 산화물이 프라미스(promise)를 나타내는 모든 영역이다. 유동성 산화 물질의 유동 특성이 관심을 끌며, 그것으로서 ILD 처리를 간략화시킬 수 있으며, 특별한 갭 충전 및 평면화 성능을 제공할 수 있다. 플라즈마 증강 테트라에틸록시실란(“PETEOS”) 산화물 피착 및/또는 에칭 처리에 비해 0.7㎛ 기술로 집적된 유동성 산화물계 ILD 처리에서 우수한 평면화가 증명되었다. 그러나, HSQ의 고 습식 에칭율은 비어 에칭을 복잡하게 만들며 소망하는 비어 측벽의 “샴페인 잔” 경사는 습식 에칭 처리 단독으로는 형성될 수 없다. 대신에, 다른 처리 단계를 필요로 하는데, 이것에 의해 소자 제조에 관련되는 비용, 복잡성 및 시간이 증가한다.

하이드로겐 실세스퀴옥산(“HSQ”)스핀-온-글래스(“SOG”) 및 컨포멀 플라즈마 증강 테트라에틸록시실란( “PETEOS”)을 사용하여 스퍼터된 금속 배선을 갖는 비어 및 배선과 같은 서브미크론 갭에 대해 금속간 유전체( “ILD”) 평면화를 행하는 공정이 제공된다. 본 발명은 특히 서브미크론 CMOS 및 BiCMOS, 디지탈 신호 프로세서, 메모리, 논리 회로, 응용된 특정의 것을 제조하는데 관련된 공정, 및 최소한의 이중층 금속 배선을 이용하는 다른 공정에 사용하기에 적합하다.

도 1A 내지 도 1G는 DRAM용 배선 패턴 상에 평면화된 유전체층을 제공하는 종래 기술 과정의 공정 흐름도.

도 2A 내지 도 2I는 논리 회로용 배선 패턴 상에 평면화된 유전체층을 제공하는 종래 기술 과정의 공정 흐름도.

도 3A 내지 도 3N은 DRAM 및 논리 회로의 제조에 모두 사용될 수 있는 본 발명에 따른 3층 금속의 공정 흐름도.

도 4A 내지 도 4C는 DRAM 및 논리 회로의 제조에 모두 사용될 수 있는 본 발명에 따른 2층 금속의 공정 흐름도.

*도면의 주요 부분에 대한 부호의 설명*

1:기판3:배선 패턴

50:웨이퍼

후술되는 공정 단계 및 구조는 집적 회로의 제조에 있어서의 완전한 공정 흐름도를 구성하지는 않는다는 것을 인식해야할 필요가 있다. 본 발명의 본 기술 분야에서 통상 사용되는 집적 회로 제조 기술과 함께 실시될 수 있지만, 여기서는 본 발명의 이해를 돕는데 필요한 통상적으로 실시되는 공정 단계에 대해서만 기술되어 있다. 본 명세서에 포함되어 집적 회로 제조 동안 집적 회로의 부분의 단면을 나타내는 도면은 일정한 비율로 도시된 것이 아니라 본 발명의 관련 특징들을 나타내도록 도시된 것이다.

우선 도 1A 내지 도 1G를 참조해 보면, DRAM용 배선 패턴 상에 평면화된 유전체층을 제공하는 종래 기술 과정의 공정 흐름도가 도시되어 있다. 초기에, 도 1A에서 도시된 바와 같이 기판(1) 상에 텅스텐과 같은 배선 금속을 피착시켜 배선 패턴(3)을 형성한 후 패터닝 및 에칭을 행한다. 다음에 노출된 표면 상에 도 1B에서 도시된 바와 같이 배선 패턴의 부분 사이에 영역 내에 만입부 또는 밸리(7)를 남겨두면서 7,000Å의 플라즈마 TEOS 산화물층(5)을 피착시킨다. 다음에는 도 1B의 구조체 상에 6,200Å 내지 6,400Å의 유기 SOG층(8)을 피착시킨 후 도 1C에서 도시된 바와 같이 큐어링하거나 또는 에칭-백 후에 큐어링시킨다. 다음에, 도 1C의 구조체가 사전에 에칭 백되지 않았으면 TEOS 산화물(5)이 도 1D에서 도시된 바와 같이 노출될 때까지 에칭 백시킨 후 도1C의 구조체 상에 집합된 임의 중합체(9)를 산소 플라즈마 처리에 의해 도 1E에서 도시된 바와 같이 제거시킨다. 다음에는 표면으로부터 임의 나머지 중합체 및 먼지를 물로 세정하여 도 1F에서 도시된 바와 같이 제거시킨다. 다음에는 이러한 구조체를 약 2분 30초 동안 410℃의 온도에서 베이킹시키고 표면 상에 TEOS의 산화물층(11)을 도 1G에서 도시된 바와 같이 피착시켜 평면화된 표면을 제공한다.

도 2A 내지 도 2I를 참조해 보면, 논리 회로용 배선 패턴 상에 평면화된 유전체층을 제공하는 종래 기술 공정의 공정 흐름이 도시되어 있다. 초기에는 도 2A에 도시도니 바와 같이 기판(21) 상에 알루미늄과 같은 배선 금속을 피착시켜 배선 패턴(23)을 형성한 후 패턴 및 에칭을 행한다. 알루미늄은 위에 있는 배선층들과 단락을 일으킬 수 있는 힐록을 형성할 수 있기 때문에, DRAM 실시예에서 요구되는 것보다 두터운 유전체층을 제공할 필요가 있다. 그러므로, 도 2B에서 도시된 바와 같이 노출된 표면 상에 배선 패턴 부분 간의 영역 내에 만입부 또는 밸리(27)를 남겨두면서 3,000Å의 플라즈마 TEOS 산화물층(25)을 피착시킨다. 이후에 질소 플라즈마 처리를 행한 후 도 2C에서 도시된 바와 같이 3,000Å의 오존 TEOS 산화물층(29)을 피착시키고 나서 도 2D에서 도시된 바와 같이 4,000Å의 플라즈마 TEOS 산화물층(31)을 피착시킨다. 다음 과정은 도 2 E 내지 도 2I 각각에 대응하는 도 1C 내지 도 1G를 참조하여 DRAM에 대해 상술된 바와 동일한다.

3중층 금속 공정에 관한 본 발명의 상세는 도 3A 내지 도 3N에서 도시된다.

특별히 도 3A를 참조해 보면, 구성 중의 소자의 일부분(50)이 도시되어 있다. 이러한 구성 단계에서, 부분(50)은 유전체층(54)의 밑에 있는 실리콘 기판(52)을 구비한다. 유전체층(52)은^~7,500Å 플라즈마 증강 테트라에틸록시실란(“PETEOS”)의 밑에 있는^~6,200Å의 하부 열(thermal) 산화물의 3중 레벨 샌드위치를 구비할 수 있다. 열 산화물과 PETEOS 간에는 임플랜드 채널링(implant channeling)을 감소시키도록 제공된^~300Å의 실란 산화물층이 샌드위치되어있어, 전체 약 14,000Å 두께의 유전체층이 형성된다. 왓킨즈-존슨(Watkins-Johnson) 리액터에서 N₂로 처리함으로써 보로-포스포실리케이트 글래스(“BPSG”)층(56)의 형태로 다른 유전체층을 종래 방식대로 피착시켜 밀도를 높인다. BPSG의 조성은 다음과 같이 할 수 있다. 즉 붕소 2.4 내지 3.2 중량%, 인 5.9 내지 6.25중량% 및 밸런스 실리콘이지만, 그러나, 본 발명에서는 다른 BPSG 조성 사용도 고려된다. HSQ층(66)을 약 5,700Å의 두께로 도포시키는데, 바람직하게는 실리콘 웨이퍼를 약 500 RPM의 속도로 회전시키면서 도포시킨다. 층(66)은 2,500 RPM과 같은 고속으로 회전시켜 씬-아웃(thin-out)시킬 수 있다.

“금속-1”로 지정된 금속 스택(58)은 BPSG층 상에 인 시투(in situ) 피착된다. 본 발명의 바람직한 양상에 있어서, 금속-1 스택은 3개의 스피터된 금속의 수직 어레이, 즉 BPSG층(56)에 인접하여 피착되어진 500Å의 하부 티타늄층, 3,000Å의 Ti(10%)- W 상부 후막층, 및^~4,600Å의 Al-Si(1%) -Cu(0.5)% 최상층으로 이루어진다. 따라서, 금속-1 스택의 전체 두께는 약 8,100Å이다. 스택 피착에 후속하여, 통상의 포토리소그래피 기술을 사용하여 패턴화시키고 에칭시킨다. 에칭에 의해 도면에서 리세스(60)로 표시된 금속 “오버-에칭”에 부수하여 약 2,000Å의 BPSG층(56)이 제거된다. 오버-에칭에 의해 실제 금속 스택의 높이는^~10,000Å을 초과하여 후술될 바와 같은 후속하는 공정 단계에서 유전체가 평면화될 것이다. 접속부(62)는 참조 번호(58a)로 지정된 금속 스택 중 하나와, BPSG 및 유전체층(56 및 54) 각각을 통해 연장된다. 접속부(62)의 내면(64)은 도면에서 도시된 바와 같이 3중층 금속 스택(58)의 금속과 나란히 정렬된다. 접속부의 상면(66)은 발산 평면을 따라 형성되어 후술될 방식으로 접속부 충전을 용이하게 하는데 적합한 소망의 “샴페인 잔” 또는 “마티니 잔” 형상을 확립한다. 접속부(62)는 초기 습식 에칭, 건식 에칭, 및 감소된 파워 소프트 에칭을 차례로 행하는 것을 포함하여 각종 적합한 공정 중 임의의 것으로 형성될 수 있다.

도 3B에서 도시된 바와 같이, 웨이퍼(50) 상에 1,000Å의 컨포멀 플라즈마 증강 TEOS 산화물층(64)을 피착시킨다. 그 후에, 약^~5,700Å의 하이드로겐 실세스퀴옥산(“ HSQ”)층을 스핀 온시켜 베이킹시킨다. HSQ 두께에 대한 기준은 표준 처리 조건 하에서 미가공 실리콘 웨이퍼 상에 물질을 스핀 온시킬 때 얻어진 HSQ의 두께에 속하는 것으로 인식해야 한다. 패턴화된 웨이퍼 상에서의 HSQ의 두께는 국부 웨이퍼 위상의 함수인 것으로 인식해야 한다. 예를 들어, 이 두께는 근접하게 이격된 금속 라인 간의 상기 5,700Å 이상이 되며, 개방 영역에서 대응하게 씬-아웃될 것이다. 협소하고, 분리된 리드 상에 매우 적은 HSQ가 남아있으면 높은 정도의 위상 평탄 및 짧은 범위의 평면화가 전체 효과이지만, 넓은 리드나 밀접하게 이격되어 있는 협소 리드에 대한 두께는 상기 두께의 상당한 부분이 되는 것으로 예기할 수 있다.

HSQ막(66)은 질소 분위기로 약 400℃의 대기로에서 큐어링된다. 열 처리후에, 웨이퍼(50)를 포함한 웨이퍼를 PETEOS CVD 챔버(도시 안됨)내로 도입시키고, 후속하는 층을 피착시키기 전에 웨이퍼를 질소 분위기에서 약 60초 간^~8 Torr로 약^~380℃에서 베이킹시킨다. 질소 열 처리에 후속하여,^~6500Å의 PETEOS층(68)이 피착된다. PETEOS의 피착은 이것이 컨포멀하고 비교적 저온(400℃)에서 피착하여 관련된 금속 스택에서의 입자 형성을 최소화할 수 있으므로 바람직하다.

도 3C 및 도 3D를 참조해 보면, 웨이퍼(50)는 통상의 포토리소그래피 기술을 사용하여 금속-1 스택(58)이 후속하여 도포되는 금속-2 스택과 옴 접촉을 형성할 필요가 있는 비어 위치 및/또는 위치들을 규정하도록 패턴화시킨다. 이러한 패터닝은 도 3C에서 음영 박스(70)로 도시되어 있다. 도 3A 및 도 3B에서 나타난 접속부(62)는 기술을 간략화할 목적으로 도 3C와 후속되는 도면에서는 생략하였다.

포토레지스트 패터닝에 후속하여, 웨이퍼(50)를 베이킹시켜 포토레지스트를 경화(harden)시킨다. 그 후, 포토레지스트(70)를 6.5% HF, 35% NH₄F_,올린 헌트(Olin Hunt) 계면 활성제, 및 DHS를 갖는 COE르 포함한 완충된 산화물 에칭 수용액에서 에칭시킨다. 이러한 에칭 결과로서 약^~3000 내지 5000Å의 상부 PETEOS층(68)이 제거된 등방성 에칭 프로필이 형성되었다. 처리 조건들은 HSQ가 HF 용액 중의 웨이퍼에서 금속하게 제거되어지므로 에칭은 PETEOS층(68) 전부를 제거시키지 않고 그 아래에 있는 HSQ층(66)에 침입하도록 제어된다. PETEOS층(68)을 통해 HSQ층(66)으로의 에칭은 후속하는 금속 스퍼터링 중에 비어의 충분한 금속 피복력을 방지시킬 수 있는 것으로 여겨진다. PETEOS층(68)을 상기와 같이 에칭함으로써 패턴화된 포토레지스트(70) 아래로 부분적으로 연장하는 웰(72)이 형성된다.

웰(72)의 형성 후에, 웨이퍼(50)를 CF₄/CHF₃화학 약품을 사용하여 플라즈마 리액터에서 에칭시켜 비어(72) 내에 남아있는 산화물을 제거시킨다. 플라즈마 리액터 에칭 결과가 거의 직선의 측벽(74)을 갖는 비어가 형성되는데, 그 비어의 개방단은 “마티니 잔” 또는 “샴페인 잔”과 같은 희망하는 구성으로 되어 있다. 비어 에칭에 따른 비어 하면의 구멍은 약 1.1㎛이다. 상기 플라즈마 리액터 에칭은 또한 도 3E의 리드(58b)와 같은 관련된 금속 리드의 상면(78) 위에 있는 약^~085㎛(8.500Å)의 유전체층[PETEOS(68) 및 HSQ(66)]을 통해 에칭한다. 상기와 같은 비어 에칭에 의해 약 0.77의 비어 종횡비가 얻어진다.

비어(72)를 상술된 바와 같이 형성된 다음에, 포토레지스트(70)를 용매 클린/린즈, 플라즈마 애싱, 용매/클린 린즈 및 플라즈마 애싱과 같은 통상의 방법으로 제거시켜 포토레지스트가 거의 없는 도 3F에서 도시된 구조가 형성된다. 최종 애싱단계는 비어 측벽에서 HSQ에 의해 흡수되어질 수 있는 임의 용매의 제거에 특히 효과적인 것으로 알려져 있다. 각각의 용매 단계는 AshIand ACT-CM DMAC 클린, 후속하여 IPA 린즈/증기 건조로 세정을 제공한다. 각각의 애싱은 산소 플라즈마 분위기에서 배럴 애셔( barrel asher)로 행해진다.

도 3G를 참조해 보면, “금속-2”로 지정된 제2 금속 스택(80)의 도포가 도시되어 있다. 금속-2 스택(80)의 도포 전에, 웨이퍼는 알곤 스퍼터 에칭 처리되어 비어(72)의 하면으로부터 임의 잔류물과 알루미늄을 제거시킨다. 알곤 스퍼터 에칭은^~180ű20Å의 실란(SiH₄) 산화물을 제거시키도록 되어 있다. 또한, 웨이퍼는 저압 베이킹 처리되어진다. 금속-2층(80)은 웨이퍼 상에 스퍼터되는^~2,000Å Ti(10 중량%)와^~4,600Å Al-Si(중량%) -Cu(0.5중량 %)의 결합으로 이루어진다. 도면에서 도시된 바와 같이, 스퍼티 처리에 의해 비어(72)가 금속으로 부분적으로 충전되어 금속-1층(58)과 금속-2층(80) 사이에서 전기 도전로가 형성된다. 그러나, 후술된 바와 같이 산화물로 충전되어질 비어(72) 내에는 공극 또는 공동이 남아있다. 가장 두터운 지점에서의 금속-2층(80)의 전체 금속 스택 높이는 약 6,600Å이다.

일단 금속-2 스택(80)이 도포되면, 웨이피는 포토리소그래피 처리되어(도 3H) 금속-2 스택(80)을 위한 패턴이 정해진다. 패터닝은 도 3H에서 음영 박스(82)로 도시되어 있다. 도 3I에서 도시된 바와 같이, 금속-2 스택(80)의 에칭은 약 2,000Å의 PETEOS 산화물까지 제거시킬 수 있으므로 평면화를 필요로 하는 약 8,000Å의 실제 단차 높이가 형성된다. 다음에 포토레지스트(82)는 통상적인 방법으로 제거되고, 금속-2 스택(80)과 PETEOS 유전체층(68)의 노출 부분 상에 1,000Å의 PETEOS층(84)이 도포된다. 1,000Å의 유전체층(84) 상에 약 5,700Å의 HSQ층(86)이 도포된다. 또한, HSQ층(86) 상에 도 3B에 관련하여 상술된 방식으로 약 6500Å의 다른 PETEOS층(88)이 피착된다. 1,000Å의 PETEOS층(84)을 비어(72) 내로 피착시켜 HSQ층(86)은 공극의 나머지를 충전시킨다.

유전체층(84 내지 88)의 도포 후에, 웨이퍼(50)는 후술될 바와 같이 제2 비어층의 형성에 수반되는 포토레지스트로 패턴화된다. 도 3K를 참조해 보면, 패턴화된 포토레지스트(90)를 베이킹시킨 후 도 3D에 관련하여 상술된 바와 같이 에칭시킨다. 이와 같은 에칭 결과 참조 번호(94)로 도시된 소망의 “마티니 잔” 또는 “샴페인 잔” 개방단을 갖는 제2 비어(92)가 형성된다. 이후에 웨이퍼를 플라즈마 리액터에서 에칭시켜 비어 에칭 처리를 완료함으로써(도 3L), PETEOS층(88), HSQ층(86) 및 그 아래의 PETEOS층(84)을 통해 금속-2 스택(80의 상면(96)까지 완전히 연장되도록 비어(92)가 완전히 현상된다.

도 3M을 참조해 보면, 금속-3 스택(100)의 구성이 도시되어 있다. 금속-3 스택(100)은 금속-2 스택(80)에 관련하여 상술된 바와 같은 동일한 방식으로 피착된다. 금속-3 스택(100)은^~2,000Å Ti(10 중량%) -W 및^~6,000Å Al-Si(1중량%) -Cu(0.5중량 %)로 구성되며 점선(102)로 도시된 바와 같이 포토레지스트로 패턴 형성된다. 금속-3 스택(100)의 패터닝 및 에칭 후에, 포토레지스트(102)를 제거시키고 패시베이션층을 피착, 패턴 형성 및 에칭시킴으로써 도 3N에 도시된 구조체가 만들어진다.

이중 또는 3중층의 금속 공정에 대한 상세는 도 4A 내지 도 4C에서 도시된다. 도 4A를 참조해 보면, 도 3A 내지 도 3F에 관련하여 상술된 3중층 처리의 단계와 동일한 방식으로 이중 또는 3중층 금속 처리에 수반되는 구성 중의 소자가 도시되어 있다. 제2 금속 스택(80')을 스퍼터링하기 전에, 웨이퍼를 알곤 스퍼터 에칭과 저압 베이킹에 노출시켜 비어(72)의 저면으로부터 알루미늄 및 잔류물을 제거 시킨다. 금속-2 스택(80')은^~2,000Å Ti(10 중량%) -W 및^~6,000Å Al-Si(1중량%) -Cu(0.5중량 %)로 구성된다. 도면에서 도시된 바와 같이, 금속-2 스택(80')에 대한 스퍼터 처리에 의해 비어(72)는 금속으로 부분적으로 충전되어 금속-1 스택(58) 및 금속-2 스택(80') 사이에서 전기 도전로가 형성된다. 금속-2층(80')을 포토레지스트(82)로 패턴 형성시켜 상술된 바와 같이 에칭시킴으로써 금속은 약 2,000Å의 PETEOS가 오버에칭 제거된다(도 4B). 포토레지스트(82)를 제거시킨 후, 패시베이션 산화물층(104)을 도 4C에서 도시된 바와 같이 피착, 패턴 형성 및 에칭시켜 금속-2 스택 레벨에서 평면화된 표면이 만들어진다.

상술된 평면화 공정드르이 장점에는 우수한 갭-충전 특성과 국부적인 평면화가 포함된다. 또한, 각종 공정을 통해 HSQ를 사용하면 HSQ가 바람직하게 낮은(3.0) 유전율을 나타낼 때 유리하다. 상기 공정으로부터 개선된 평면화에 의해 금속 스트링져로 인한 결함이 감소되어, 산업 전반에 걸쳐 현재 사용되고 있는 통상적인 에칭-백(“REB”) 처리에 비해 수율이 향상된다. HSQ가 비탄소계 SOG 화합물인 경우, 에칭 백을 필요로 하지 않는다. 따라서, HSQ를 통해 에칭된 비어는 종래의 ILD 공정에서 나타나는 바와 같은 탄소 가스 배출로 인한 “비어 포이즈닝”에 노출되지 않는다.

비록 본 발명을 특정의 바람직한 실시예에 대해서만 기술하였지만, 당업자라면 각종 변형 및 수정이 가능하다는 것을 인식할 수 있음은 물론이다. 따라서, 본 발명의 특허 청구 범위는 이러한 모든 변형 및 수정을 포함하는 것으로 이해해야 한다.

내용없음

Claims (20)

1. 배선 패턴 상에 플래너(plannar) 유전체층을 형성하는 방법에 있어서,

   (a) 전기 배선 패턴이 형성되어 있는 기판을 제공하는 단계와,

   (b) 상기 배선 패턴 상에 제1 유전체층을 형성하는 단계와,

   (c) 무기 실리콘 함유 조성물로 이루어지는 상기 제1 유전체층 상에 상기 제1 유전체층과는 다른 제2 실리콘 함유 유전체층을 형성하는 단계와,

   (d) 상기 제2 유전체층 상에 상기 제2 유전체층과는 다른 제3 유전체층을 형성하는 단계를 포함하는 것을 특징으로 하는 플래너 유전체층 형성 방법.
2. 제1항에 있어서, 상기 제1 유전체층은 플라즈마로 형성된 TEOS 산화물인 것을 특징으로 하는 플래너 유전체층 형성 방법.
3. 제1항에 있어서, 상기 실리콘 함유 조성물은 HSQ인 것을 특징으로 하는 플래너 유전체층 형성 방법.
4. 제2항에 있어서, 상기 실리콘 함유 조성물은 HSQ인 것을 특징으로 하는 플래너 유전체층 형성 방법.
5. 제1항에 있어서, 상기 제3유전체층은 플라즈마로 형성된 TEOS 산화물인 것을 특징으로 하는 플래너 유전체층 형성 방법.
6. 제2항에 있어서, 상기 제3 유전체층은 플라즈마로 형성된 TEOS 산화물인 것을 특징으로 하는 플래너 유전체층 형성 방법.
7. 제3항에 있어서, 상기 제3 유전체층은 플라즈마로 형성된 TEOS 산화물인 것을 특징으로 하는 플래너 유전체층 형성 방법.
8. 제4항에 있어서, 상기 제3유전체층은 플라즈마로 형성된 TEOS 산화물인 것을 특징으로 하는 플래너 유전체층 형성 방법.
9. 제1항에 있어서, 상기 제2 유전체층을 형성하는 단계는 상기 단계 (b)로부터 형성된 구조체 상에 실리콘 산화물로 열 분해 전환될 수 있는 무기 실리콘 함유 조성물을 피착시키는 단계와, 이와 같이 하여 형성된 구조체를 대기압 이하의 압력으로 본질적으로 순수 질소와 본질적으로 습기가 없는 환경 중에 위치시킨 후, 상기 실리콘 함유 조성물을 약 30분 내지 약 90분 간 약 375℃ 내지 약 425℃의 온도로 가열시켜 상기 실리콘 함유 조성물을 실리콘 산화물로 전환시키는 단계를 포함하는 것을 특징으로 하는 플래너 유전체층 형성 방법.
10. 제9항에 있어서, 상기 실리콘 함유 조성물은 HSQ인 것을 특징으로 하는 플래너 유전체층 형성 방법.
11. 제9항에 있어서, 상기 온도는 약 45분 동안 약 400℃인 것을 특징으로 하는 플래너 유전체층 형성 방법.
12. 제10항에 있어서, 상기 온도는 약 45분 동안 약 400℃인 것을 특징으로 하는 플래너 유전체층 형성 방법.
13. 제1항에 있어서, 상기 약 3 유전체층 형성 단계는 상기 단계 (c)로부터 형성된 구조체를 진공실 내에 위치시키고, 약 30초 내지 약 90초 동안 약 350℃ 내지 약 430℃의 온도 및 약 3 Torr 내지 약 15 Torr의 압력으로 질소 분위기 중에서 가열시킨 후, 상기 구조체 상에 플라즈마로 형성된 TEOS 산화물층을 약 2000Å 내지 약 4000Å의 두께로 피착시키는 단계를 포함하는 것을 특징으로 하는 플래너 유전체층 형성 방법.
14. 제13항에 있어서, 상기 온도는 약 60초 동안 약 390℃인 것을 특징으로 하는 플래너 유전체층 형성 방법.
15. 제13항에 있어서, 상기 압력은 약 9 Torr인 것을 특징으로 하는 플래너 유전체층 형성 방법.
16. 제13항에 있어서, 상기 두께는 약 3000Å인 것을 특징으로 하는 플래너 유전체층 형성 방법.
17. 다중 레벨 배선 패턴에 있어서,

    (a) 전기 배선 패턴이 형성되어 있는 기판과,

    (b) 상기 배선 패턴 상에 형성된 제1 유전체층과,

    (c) 실리콘 산화물을 형성할 수 있는 무기 실리콘 함유 조성물로 이루어지는 상기 제1 유전체층 상에 형성되며 상기 제1 유전체층과는 다른 제2실리콘 함유 유전체층과,

    (d) 상기 제2 유전체층 상에 형성되며 상기 제2 유전체층과는 다른 제3 유전체층과,

    (e) 상기 제3 유전체층 상에 형성된 전기 배선 패턴을 포함하는 것을 특징으로 하는 다중 레벨 배선 패턴.
18. 제17항에 있어서, 상기 실리콘 함유 조성물은 HSQ인 것을 특징으로 하는 다중 레벨 배선 패턴.
19. 제17항에 있어서, 상기 제2 유전체층은 약 4.0 미만의 유전율을 갖는 것을 특징으로 하는 다중 레벨 배선 패턴.
20. 제18항에 있어서, 상기 제2 유전체층은 약 4.0 미만의 유전율을 갖는 것을 특징으로 하는 다중 레벨 배선 패턴.