JPH09260384A - 平坦な誘電体層の形成方法および多層配線パターン - Google Patents

平坦な誘電体層の形成方法および多層配線パターン

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JPH09260384A
JPH09260384A JP8297021A JP29702196A JPH09260384A JP H09260384 A JPH09260384 A JP H09260384A JP 8297021 A JP8297021 A JP 8297021A JP 29702196 A JP29702196 A JP 29702196A JP H09260384 A JPH09260384 A JP H09260384A
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ティ．アールバーン バイロン
G Erz Karen
ジー．エルズ カレン
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Abstract

(57)【要約】 【課題】 サブミクロン開口に対して平坦な金属間誘電
体層を形成する。 【解決手段】 スパッターされた金属配線を有する、ビ
アおよび配線等のサブミクロン間隙に対してＨＳＱ・Ｓ
ＯＧおよびコンフォーマルＰＥＴＥＯＳを使用して金属
間誘電体（ＩＬＤ）平坦化を実現するプロセスが提供さ
れる。本発明は、デジタル信号プロセッサ、メモリ、論
理回路等の製作に関するサブミクロンＣＭＯＳおよびＢ
ｉＣＭＯＳプロセス、最小限の２層配線を使用する特定
用途その他のプロセスで使用するのに特に適している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はサブミクロン開口に
対して平坦な金属間誘電体層を形成するプロセスに関す
る。
【０００２】
【発明の属する技術分野】半導体回路のジオメトリが
０．５ミクロン以下までに縮小されるにつれ、半導体回
路の配線パターンのための層間誘電体（ＩＤＬ）膜に対
する要求が次第に苛酷なものとなってきている。将来予
想されるＩＤＬ膜は、間隙を高いアスペクト比で充填
し、現在使用されているＩＤＬ膜で必要とされる比誘電
率よりも低い比誘電率が要求されるものと思われる。現
在電気的絶縁に使用されている酸化膜により処理される
回路の動作速度を遅くする層間および層内容量が低減さ
れるため、膜の比誘電率を低減することは望ましいこと
である。この遅延効果は回路の複雑さが増すにつれて累
進的に厳しくなることが良く知られている。
【０００３】さらに、集積回路装置の回路がより複雑か
つ稠密になるにつれ、金属層の数も増加しなければなら
ない。金属層の数が増加すると、下地金属ストライプお
よび支持層の外形に従った層間膜により連続する各層の
表面は一層平坦ではなくなる。連続する各層により、表
面の凹凸に寄与する非常に多くの金属層が存在する。従
って、２層以上を有する構造により平坦ではないトポグ
ラフィーが容赦なく形成され、不十分な金属の段差被覆
およびマイクロリソグラフィック描画プロセスによるき
びしい信頼度問題に直面することがある。これらの問題
を克服する可能性のある解決方法は誘電体層間膜の平坦
化プロセスである。
【０００４】ＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）技
術により堆積される無機層および有機層の両方が微細多
層配線回路に広く使用されている。堆積された誘電体層
は従来エッチバックプロセスによりさらに表面が滑らか
にされている。しかしながら、この層エッチバックステ
ップでは、堆積される各層のプロセスに余分なステップ
が付加され、そのためコストが付加され製品歩留まりを
低下させる可能性がある。有機ＳＯＧは加熱により平坦
化して前記したエッチバックステップを回避することが
できるが、ＩＤＬ平坦化の目的と妥協させられるような
プロセス関連問題を生じることがある。例えば、ＩＤＬ
層をビア形成に使用されるホトレジストを除去するため
のＯ２プラズマに曝すと、Ｈ２Ｏが層内へ吸収されるこ
とがあり、それは関連するメタラジー（ｍｅｔａｌｌｕ
ｒｇｙ）にとって有害である。さらに、ビア内に露出さ
れた有機ＳＯＧは、ビア内に導電性金属がスパッターさ
れる時にビア内に高抵抗を生じるガス抜きされた水分や
他の物質を含んでいる。この問題は“ビアポイゾニン
グ”として知られ、多層金属配線を有する集積回路の間
隙充填および平坦化にメチルシロキサン系スピンオング
ラスを使用する時に生じる。ビア側壁に露出されたこの
ような有機ＳＯＧを有するビア内にＣＶＤ（ｃｈｅｍｉ
ｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により堆
積されるタングステンの品質は容赦なく妥協されること
となり、完全に充填されたビアや抵抗の高いビアを生じ
たり、ビアの頂部から金属が成長して（ヒロック）他の
金属配線とショートしたりすることがある。有機ＳＯＧ
の有機部分はタングステンソース材料と逆方向に反応す
ると考えられている。絶縁半導体層間膜を堆積する時に
遭遇する他の困難な問題については、１９９５年５月９
日に発行された米国特許第５，４１３，９６３号の明細
書および引用された参照事項に記載されている。
【０００５】ビアポイゾニングの１つの一般的な解決方
法は、ＳＯＧの部分的なプラズマエッチバックを実施し
て、金属リードの側辺間もしくは側辺に沿ってのみＳＯ
Ｇを残すことである。この方法では、プラズマエッチャ
ー内でエッチバックによりウエハ全体に半有機ガラスを
堆積させる必要がある。この手順は非常に遅く、非常に
汚く、ウエハ上にパーティクルが残りかつ均一ではな
い。他の方法では、ＳＯＧ層が薄い場所へビアを移動さ
せたりあるいは慎重なキュア、エッチ、ビア焼成および
金属堆積手順と連係して、ＳＯＧの薄い被膜が使用され
るが、成功度は変動する。
【０００６】
【発明が解決しようとする課題】ＩＤＬ構造の決定は、
一般的に、欠陥レベル、プロセスの複雑度、電気的性能
および平坦化能力によって促される。前記したカテゴリ
ーはすべて流動性酸化物が有望な領域である。流動性酸
化物材料の流動性は、ＩＤＬ処理が単純化され非常に優
れた間隙充填および平坦化性能が提供されるため魅力的
である。ＰＥＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅ
ｄ ｔｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ）酸化物
堆積および／もしくはエッチプロセスに較べて、０．７
μｍ技術で集積された流動性酸化物系ＩＤＬプロセスで
は優れた平坦化が明示された。しかしながら、ＨＳＱの
ウェットエッチレートが高いためにビアエッチングが複
雑化し、ビア側壁の所望する“シャンパングラス”スロ
ープはウェットエッチプロセスだけでは形成できない。
他のプロセスステップが必要となるため、デバイスの製
作に伴う費用、複雑度および時間が増大する。
【０００７】
【課題を解決するための手段】スパッターされた金属配
線を有する、ビアおよび配線等の、サブミクロン間隙に
対してＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉ
ｏｘａｎｅ）ＳＯＧ（ｓｐｉｎｏｎ ｇｌａｓｓ）およ
びコンフォーマルＰＥＴＥＯＳ（ｐｌａｓｍａｅｎｈａ
ｎｃｅｄ ｔｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ）
を使用してＩＤＬ（ｉｎｔｅｒ−ｍｅｔａｌ ｄｉｅｌ
ｅｃｔｒｉｃ）平坦化を実現するプロセスが提供され
る。本発明は、デジタル信号プロセッサ、メモリ、論理
回路の製作に関連するサブミクロンＣＭＯＳおよびＢｉ
ＣＭＯＳプロセス、および最小限の２層配線を使用する
特定用途その他のプロセスで使用するのに特に適してい
る。
【０００８】
【発明の実施の形態】これから説明するプロセスステッ
プおよび構造は集積回路を製作するための完全なプロセ
スフローを形成するものではないことをご理解願いた
い。本発明は、従来技術で現在使用されている集積回路
製作技術と連係して実施することができ、広く実施され
ているプロセスステップの本発明を理解するのに必要な
プロセスステップだけがここに含まれている。本明細書
に含まれ製作中の集積回路の部分断面を表す図面は縮尺
には従っておらず、本発明の関連する特徴を図解するよ
うに描かれている。
【０００９】次に図１Ａから図１Ｇを参照すると、ＤＲ
ＡＭの配線パターン上に平坦化された誘電体層を設ける
従来技術の手順のプロセスフローが図示されている。最
初に図１Ａに示すように、タングステン等の配線金属を
堆積させて基板１上に配線パターン３が形成され、続い
てパターニングおよびエッチングが行われる。次に図１
Ｂに示すように、プラズマＴＥＯＳ酸化物５の７，００
０Åの層が露出面上に堆積され、配線パターン部分間の
領域に凹みすなわち谷部７が残される。次に図１Ｃに示
すように、有機ＳＯＧ８の６，２００Åから６，４００
Åの層が図１Ｂの構造上に堆積されて、キュアされある
いはエッチバックされた後でキュアされる。次に図１Ｄ
に示すように、図１Ｃの構造は、予めエッチバックされ
ていなければＴＥＯＳ酸化物５が露出されるまでエッチ
バックされ、その後図１Ｅに示すように、構造上に集め
られた任意のポリマー９が酸素プラズマ処理により除去
される。次に図１Ｆに示すように、ウエハスクラブによ
り任意の残留ポリマーおよびごみが表面から除去され
る。次に図１Ｇに示すように、構造は４１０°Ｃの温度
でおよそ２．５分間焼成され、ＴＥＯＳ酸化物１１の
５，０００Åの層が表面上に堆積されて平坦化された表
面が得られる。
【００１０】次に図２Ａから図２Ｉを参照して、論理回
路の配線パターン上に平坦化誘電体層を形成する従来技
術の手順のプロセスフローを示す。最初に図２Ａに示す
ように、アルミニウム等の配線金属を堆積することによ
り基板２１上に配線パターン２３が形成され、続いてパ
ターニングおよびエッチングが行われる。アルミニウム
は上層配線層とショートすることがあるヒロックを形成
することがあるため、ＤＲＡＭの実施例で必要とされる
ものよりも厚い誘電体層を設ける必要がある。したがっ
て図２Ｂに示すように、露出された表面上にプラズマＴ
ＥＯＳ酸化物２５の３，０００Åの層が堆積され、配線
パターン部分間の領域に凹みすなわち谷部２７が残され
る。図２Ｃに示すように、続いて窒素プラズマ処理が行
われさらにオゾンＴＥＯＳ酸化物２９の３，０００Åの
層が堆積され、その後で図２Ｄに示すように、プラズマ
ＴＥＯＳ酸化物３１の４，０００Åの層が堆積される。
その後の手順は図１Ｃから図１Ｇを参照してＤＲＡＭに
ついて前記したものと同じであり、それぞれ図２Ｅから
図２Ｉに対応している。
【００１１】３層金属プロセスに関する本発明の詳細を
図３から図１６に示す。特に図３Ａを参照して、製作中
の半導体デバイスの一部５０を示す。この製作段階にお
いて、部分５０は誘電体層５４の下層のシリコン基板５
２により構成されている。誘電体層５４は約７，５００
ÅのＰＥＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄｔ
ｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ）の下の約６，
２００Åの下層熱酸化物の３層構成とすることができ
る。熱酸化物とＰＥＴＥＯＳと間にはインプラントチャ
ネリングを低減するための約３００Åの酸化シラン層が
挟まれており、総誘電体層厚はおよそ１４，１００Åと
される。ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）層５６の形をとって、もう１
つの誘電体層が、例えばＮ２を使用してワトキンス−ジ
ョンソンリアクタ内で処理する等の従来の方法で堆積さ
れ稠密化される。ＢＰＳＧの組成は下記のようにするこ
とができる。ホウ素２．４〜３．２ｗｔ．％，リン５．
９〜６．２５ｗｔ．％，およびバランスシリコン、ただ
し、本発明で他のＢＰＳＧ組成を使用することも考えら
れる。好ましくはシリコンウエハがおよそ５００ＲＰＭ
の速度で回転している間に、ＨＳＱ層６６がおよそ５，
７００Åの厚さで形成される。層６６は２，５００ＲＰ
Ｍ等の高速で回転させることにより薄くすることができ
る。
【００１２】“金属−１”として示す金属スタック５８
がＢＰＳＧ層の本来の位置に堆積される。本発明の好ま
しい局面において、金属−１スタックは３つのスパッタ
ーされた金属の垂直アレイにより構成され、それは、Ｂ
ＰＳＧ層５６に隣接して堆積されるチタンの５００Åの
下地層、３，０００Åの厚い上層Ｔｉ（１０％）−Ｗ
層、およびＡｌ−Ｓｉ（１％）−Ｃｕ（０．５％）の約
４，６００Åの最上層である。したがって、金属−１ス
タックの総厚はおよそ８，１００Åとなる。スタックの
堆積に続いて、それは従来のホトリソグラフィック技術
を使用してパターン化されエッチングされる。リセス
（凹部）６０として図示するように、金属“オーバーエ
ッチ”に伴うＢＰＳＧ層５６のおよそ２，０００Åが除
去される。オーバーエッチにより約１０，０００Åを越
える有効金属スタック高さを作り出すことができ、後記
するように、それは後のプロセスで誘電体により平坦化
される。コンタクト６２が参照符号５８ａで示す１つの
金属スタックを貫通し、かつＢＰＳＧおよび誘電体層５
６，５４をそれぞれ貫通している。図示するように、コ
ンタクト６２の内面６４は３層金属スタック５８からの
金属と一直線とされている。コンタクトの上面６６は分
岐面に沿って構成されて、後記する方法でコンタクト充
填を容易にするのに好ましい所望の“シャンパングラ
ズ”もしくは“マーティニグラス”外形を確立する。コ
ンタクト６２は初期ウェットエッチ、それに続くドライ
エッチ、さらにそれに続くパワー低減ソフトエッチを含
むさまざまな適切なプロセスの中の任意のプロセスによ
り形成することができる。
【００１３】図４に示すように、コンフォーマルプラズ
マ増速ＴＥＯＳ酸化物６４の１，０００Åの層が構造５
４上に堆積される。その後、ＨＳＱ（ｈｙｄｒｏｇｅｎ
Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）のおよそ５，７００
Åの層６６がスピンオンされ焼成される。ＨＳＱに関し
てその厚さは標準処理条件の下で露出シリコンウエハに
材料がスピンオンされるときに得られるＨＳＱの厚さに
関係していることをご理解願いたい。パターン化された
ウエハ上のＨＳＱの厚さは局部ウエハトポグラフィーの
関数であることがお判りと思われる。例えば、厚さは前
記した狭い間隔の金属配線間の５，７００Åよりも大き
く、したがって開放領域は薄くされる。狭い絶縁リード
上に非常に僅かなＨＳＱが残留するため、全体効果とし
て高度のトポグラフィー平滑化および短い範囲の平坦化
が行われ、広幅リードや狭い間隔の狭幅リード上の厚さ
は前記した厚さのかなりの小部分となることが予期でき
る。
【００１４】ＨＳＱ膜６６は常圧炉内でおよそ４００°
Ｃの窒素環境でキュアされる。熱処理に続いて、デバイ
ス５０を載せたウエハが（図示せぬ）ＰＥＴＥＯＳ Ｃ
ＶＤチャンバー内へ挿入され、後の層を堆積する前に、
ウエハは約８Ｔｏｒｒのおよそ３８０°Ｃの窒素環境内
でおよそ６０秒間焼成される。窒素熱処理に続いて、Ｐ
ＥＴＥＯＳの約６５００Åの層６８が堆積される。ＰＥ
ＴＥＯＳの堆積は、それが共形（コンフォーマル）であ
り比較的低温（＜４００゜Ｃ）で堆積して、関連する金
属スタック内の顆粒形成を最小限に抑えられるために有
利である。
【００１５】図５および図６を参照して、従来のホトリ
ソグラフィ技術によりウエハ５０をパターン化してビア
の位置および／もしくは金属−１スタック５８が後で形
成される金属−２スタックとのオーミックコンタクトを
形成する必要がある位置が画定される。パターニングは
図５にシャドーボックス７０で示されている。簡単明瞭
とするために、図３および図４に示すコンタクト６２は
図５以下の図面からは省かれている。
【００１６】ホトレジストパターニングに続いて、ウエ
ハ５０は焼成されてホトレジストが硬化される。その
後、ホトレジスト７０はＯｌｉｎ Ｈｕｎｔ表面活性剤
を含む６．５％ＨＦおよび３５％ＮＨ４ＦとＤＨＳを含
むＣＯＥにより構成される緩衝酸化物エッチ水溶液によ
りエッチングされる。このエッチングにより約３，００
０〜５，０００Åの上層ＰＥＴＥＯＳ層６８をほとんど
除去する等方性エッチプロファイルが得られる。ＨＦ溶
液内のウエハからＨＳＱが急速に除去されるため、エッ
チングによりＰＥＴＥＯＳ層６８が根絶されたり下地Ｈ
ＳＱ層６６が侵食されることのないように処理条件が制
御される。ＰＥＴＥＯＳ６８を貫通してＨＳＱ層６６内
へエッチングすることにより後の金属スパッタリング中
にビアの適切な金属被覆が防止されることをお判り願い
たい。前記した方法でＰＥＴＥＯＳ層６８をエッチング
することにより、パターン化されたホトレジスト７０の
下へ一部延在するウエル７２が展開される。
【００１７】ウエル７２の形成に続いて、ウエハ５０は
プラズマリアクタ内でＣＦ４／ＣＨＦ３の化学的性質を
使用してエッチングされビア７２内の残留酸化物が除去
される。プラズマリアクタエッチングにより、実質的に
まっすぐな側壁７４およびビアの開放端に所望する“マ
ーティニ”もしくは“シャンパン”グラス構成を有する
ビアが形成される。ビアエッチの後のビア底部の開口は
およそ１．１μｍである。前記したプラズマリアクタエ
ッチングにより図７のリード５８ｂ等の関連する金属リ
ードの上面７８の上層の誘電体層（ＰＥＴＥＯＳ６８お
よびＨＳＱ６６）の約０．８５μｍ（８，５００Å）が
貫通される。前記した方法でビアエッチングすることに
より、およそ０．７７のビアアスペクト比が得られる。
【００１８】前記した方法でビア７２が形成された後
で、溶剤洗浄／リンス、プラズマアッシュ、溶剤洗浄／
リンスとプラズマアッシュ等の従来の方法によりホトレ
ジスト７０が除去され、図８に示すような実質的にホト
レジストの無い構造とされる。最後のアッシュステップ
は、ビア側壁内のＨＳＱにより吸収されている任意の溶
剤を除去するのに特に有効であることが判っている。各
溶剤ステップによりアシュランドＡＣＴ−ＣＭＩ ＤＭ
ＡＣクリーンの洗浄が行われ、続いてＩＰＡリンス／蒸
気乾燥が行われる。各アッシングは酸素プラズマ雰囲気
のバレルアッシャー内で実施される。
【００１９】図９を参照して、“金属−２”として、第
２の金属スタック８０の形成を示す。金属−２スタック
８０を形成する前に、ウエハはアルゴンスパッターエッ
チングを受けて、ビア７２の下面から任意の残留物およ
びアルミニウムが除去される。アルゴンスパッターエッ
チングは、約１８０ű２０Åのシラン（ＳｉＨ４）酸
化物を除去するように試行される。さらに、ウエハは低
圧焼成される。金属−２層８０はウエハ上にスパッター
される約２，０００ÅのＴｉ（１０ｗｔ．％）−Ｗと約
４，６００ÅのＡｌ−Ｓｉ（１ｗｔ．％）−Ｃｕ（０．
５ｗｔ．％）の組み合わせからなっている。図に示すよ
うに、スパッタープロセスによりビア７２は部分的に金
属で充填されて、金属−１層５８と金属−２層８０間の
導電経路が作られる。しかしながら、後記するようにビ
ア７２内には空隙や空洞が残り酸化物で充填される。金
属−２層８０の最も厚い点における金属スタックの全高
はおよそ６，６００Åである。
【００２０】金属−２スタック８０が形成されると、ウ
エハはホトリソグラフィーにより処理されて（図１
０）、金属−２スタック８０のパターンが画定される。
パターニングは図１０にシャドーボックス８２で示す。
図１１と同様に、金属−２スタック８０のエッチングに
より約２，０００ÅのＰＥＴＥＯＳ酸化物まで除去する
ことができ、平坦化を要する有効スタック高さをおよそ
８，０００Åとすることができる。次に、従来の方法で
ホトレジスト８２が除去され、金属−２スタック８０お
よびＰＥＴＥＯＳ誘電体層６８の露出部上に１，０００
ÅのＰＥＴＥＯＳ層８４が形成される。およそ５，７０
０ÅのＨＳＱ層８６が１，０００Åの誘電体層８４上に
形成される。さらに、図４に関して前記したように、お
よそ６，５００ÅのＰＥＴＥＯＳ層８８がＨＳＱ層８６
上に堆積される。１，０００ÅのＰＥＴＥＯＳ層８４は
ビア７２内に堆積され、空隙の残りはＨＳＱ８６により
充填される。
【００２１】後記するように、誘電体層８４〜８８を形
成した後で、回路５０は第２のビア層の形成に伴うホト
レジストによりパターン化される。図１３を参照して、
パターン化されたホトレジスト９０は焼成され、次に図
６に関して前記したようにエッチングされる。このエッ
チングにより、参照符号９４で示すように、所望する
“マーティニ”もしくは“シャンパン”グラス開放端を
有する第２のビア９２が形成される。次に、ウエハをプ
ラズマリアクタ内でエッチングしてビアエッチプロセス
が完了し（図１４）、ビア９２はＰＥＴＥＯＳ層８８、
ＨＳＱ層８６および下地ＰＥＴＥＯＳ層８４を完全に貫
通して金属−２スタック８０の上面９６まで形成され
る。
【００２２】図１５を参照して、金属−３スタック１０
０の構造を示す。金属−３スタック１００は、金属−２
スタック８０について前記したような方法で堆積され
る。金属−３スタック１００は約２，０００ÅのＴｉ
（１０ｗｔ．％）−Ｗおよび約６，０００ÅのＡｌ−Ｓ
ｉ（１ｗｔ．％）−Ｃｕ（０．５ｗｔ．％）により構成
され、点線ボックス１０２で示すように、ホトレジスト
によりパターン化される。金属−３スタック１００のパ
ターニングおよびエッチングに続いて、ホトレジスト１
０２が除去され、パシベーション層が堆積され、パター
ン化されエッチングされて、図１６に示すような構造と
なる。
【００２３】２重すなわち２層金属プロセスの詳細を図
１７Ａ〜図１７Ｃに示す。図１７Ａを参照して、図３〜
図８に関して前記した３層処理ステージと同様な２重す
なわち２層金属処理に伴う製作中のデバイスを示す。第
２の金属スタック８０’をスパッタリングする前に、ウ
エハをアルゴンスパッタエッチおよび低圧焼成に曝して
ビア７２の底部からアルミニウムおよび残留物が除去さ
れる。金属−２スタック８０’は約２，０００ÅのＴｉ
（１０ｗｔ．％）−Ｗおよび約６，０００ÅのＡｌ−Ｓ
ｉ（１ｗｔ．％）−Ｃｕ（０．５ｗｔ．％）により構成
されている。図からお判りのように、金属−２スタック
８０’のスパッタプロセスによりビア７２は部分的に金
属で充填されて、金属−１スタック５８と金属−２スタ
ック８０’間の導電経路が作り出される。金属−２層８
０’は前記したようにホトレジスト８２によりパターン
化されかつエッチングされ、金属はオーバエッチされて
およそ２，０００ÅのＰＥＴＥＯＳが除去される（図１
７Ｂ）。図１７Ｃに示すように、ホトレジスト８２を除
去した後で、パシベーション酸化物層１０４が堆積され
パターン化されエッチングされて、金属−２スタックレ
ベルに平坦化された表面とされる。
【００２４】前記した平坦化プロセスの利点として、優
れた間隙充填特性および局部平坦化が含まれる。さら
に、ＨＳＱは比誘電率が低い（＜３．０）ため、さまざ
まなプロセスでＨＳＱを使用することも有利である。前
記したプロセスから得られる平坦化の改善により金属ス
トリンガーによる欠陥が低減され、現在産業全体で使用
されている従来のレジストエッチバック（“ＲＥＢ”）
プロセスに較べて歩留まりが向上される。ＨＳＱは非炭
素系ＳＯＧ化合物であるため、エッチバックは不要であ
る。したがって、ＨＳＱを介してエッチングされたビア
は、従来のＩＬＤプロセスのように、炭素のガス抜きか
ら生じる“ビアポイゾニング”に曝されることがない。
【００２５】特定の実施例について本発明を説明してき
たが、当業者であればさまざまな変更や修正が自明であ
ると思われる。したがって、特許請求の範囲は従来技術
の観点からできるだけ広く解釈してこのような変更や修
正は全て含むものとする。以上の説明に関して更に以下
の項を開示する。
【００２６】１． 配線パターン上に平坦な誘電体層を
形成する方法であって、（イ）その上に電気配線パター
ンを有する基板を設けるステップと、（ロ）前記配線パ
ターン上に第１の誘電体層を形成するステップと、
（ハ）無機シリコン含有組成により形成された前記第１
の誘電体層上に前記第１の層とは異なる第２のシリコン
含有誘電体層を形成するステップと、（ニ）前記第２の
層とは異なる第３の誘電体層を前記第２の誘電体層上に
形成するステップとを含む、平坦な誘電体層の形成方
法。
【００２７】２． 第１項記載の方法であって、前記第
１の層はプラズマ発生ＴＥＯＳ酸化物である平坦な誘電
体層の形成方法。
【００２８】３． 第１項記載の方法であって、前記シ
リコン含有組成はＨＳＱである平坦な誘電体層の形成方
法。
【００２９】４． 第２項記載の方法であって、前記シ
リコン含有組成はＨＳＱである平坦な誘電体層の形成方
法。
【００３０】５． 第１項記載の方法であって、前記第
３の層はプラズマ発生ＴＥＯＳ酸化物である平坦な誘電
体層の形成方法。
【００３１】６． 第２項記載の方法であって、前記第
３の層はプラズマ発生ＴＥＯＳ酸化物である平坦な誘電
体層の形成方法。
【００３２】７． 第３項記載の方法であって、前記第
３の層はプラズマ発生ＴＥＯＳ酸化物である平坦な誘電
体層の形成方法。
【００３３】８． 第４項記載の方法であって、前記第
３の層はプラズマ発生ＴＥＯＳ酸化物である平坦な誘電
体層の形成方法。
【００３４】９． 第１項記載の方法であって、前記第
２の層を形成するステップは、熱分解によりシリコン酸
化物へ変換することができる無機シリコン含有組成をス
テップ（ロ）からの構造上に堆積し、得られた構造を大
気圧以下の本質的に無湿気の本質的に純粋窒素環境に配
置し、次に前記シリコン含有組成をおよそ３７５゜Ｃか
ら４２５゜Ｃの温度でおよそ３０分からおよそ９０分加
熱して前記シリコン含有組成をシリコン酸化物へ変換す
るステップを含む、平坦な誘電体層の形成方法。
【００３５】１０． 第９項記載の方法であって、前記
シリコン含有組成はＨＳＱである平坦な誘電体層の形成
方法。
【００３６】１１． 第９項記載の方法であって、前記
温度はおよそ４００°Ｃであっておよそ４５分間加熱さ
れる平坦な誘電体層の形成方法。
【００３７】１２． 第１０項記載の方法であって、前
記温度はおよそ４００°Ｃであっておよそ４５分間加熱
される平坦な誘電体層の形成方法。
【００３８】１３． 第１項記載の方法であって、前記
第３の層を形成するステップは、ステップ（ハ）からの
構造を真空室内に配置し、およそ３Ｔｏｒｒからおよそ
１５Ｔｏｒｒの窒素環境内でおよそ３５０°Ｃからおよ
そ４３０°Ｃの温度でおよそ３０秒からおよそ９０秒間
加熱し、次に前記構造上におよそ２０００Åからおよそ
４０００Åの厚さのプラズマ発生ＴＥＯＳ酸化物を堆積
するステップを含む、平坦な誘電体層の形成方法。
【００３９】１４． 第１３項記載の方法であって、前
記温度はおよそ３９０゜Ｃであっておよそ６０分間加熱
される平坦な誘電体層の形成方法。
【００４０】１５． 第１３項記載の方法であって、前
記圧力はおよそ９Ｔｏｒｒである平坦な誘電体層の形成
方法。
【００４１】１６． 第１３項記載の方法であって、前
記厚さはおよそ３０００Åである平坦な誘電体層の形成
方法。
【００４２】１７． 多層配線パターンであって、
（イ）その上に電気配線パターンを有する基板と、
（ロ）前記配線パターン上の第１の誘電体層と、（ハ）
シリコン酸化物を形成することができる無機シリコン含
有組成により形成された前記第１の誘電体層上の前記第
１の層とは異なる第２のシリコン含有誘電体層と、
（ニ）前記第２の誘電体層上の前記第２の層とは異なる
第３の誘電体層と、（ホ）前記第３の層上に堆積された
電気配線パターンとを具備する多層配線パターン。
【００４３】１８． 第１７項記載のパターンであっ
て、前記シリコン含有組成がＨＳＱである多層配線パタ
ーン。
【００４４】１９． 第１７項記載のパターンであっ
て、前記第２の層の比誘電率はおよそ４．０よりも小さ
い多層配線パターン。
【００４５】２０． 第１８項記載のパターンであっ
て、前記第２の層の比誘電率はおよそ４．０よりも小さ
い多層配線パターン。
【００４６】２１． スパッターされた金属配線を有す
る、ビアおよび配線等のサブミクロン間隙に対してＨＳ
Ｑ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎ
ｅ）ＳＯＧ（ｓｉｎ−ｏｎ ｇｌａｓｓ）およびコンフ
ォーマルＰＥＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅ
ｄ ｔｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ）を使用
して金属間誘電体（ＩＬＤ）平坦化を実現するプロセス
が提供される。本発明は、デジタル信号プロセッサ、メ
モリ、論理回路等の製作に関するサブミクロンＣＭＯＳ
およびＢｉＣＭＯＳプロセス、最小限の２層配線を使用
する特定用途その他のプロセスで使用するのに特に適し
ている。
【図面の簡単な説明】
【図１】ＤＲＡＭの配線パターン上に平坦化された誘電
体層を形成する従来技術の手順のプロセスフロー図。
【図２】論理回路の配線パターン上に平坦化された誘電
体層を形成する従来技術の手順のプロセスフロー図。
【図３】ＤＲＡＭおよび論理回路の両方の製作に使用で
きる本発明に従った３層金属プロセスフロー図。
【図４】ＤＲＡＭおよび論理回路の両方の製作に使用で
きる本発明に従った３層金属プロセスフロー図。
【図５】ＤＲＡＭおよび論理回路の両方の製作に使用で
きる本発明に従った３層金属プロセスフロー図。
【図６】ＤＲＡＭおよび論理回路の両方の製作に使用で
きる本発明に従った３層金属プロセスフロー図。
【図７】ＤＲＡＭおよび論理回路の両方の製作に使用で
きる本発明に従った３層金属プロセスフロー図。
【図８】ＤＲＡＭおよび論理回路の両方の製作に使用で
きる本発明に従った３層金属プロセスフロー図。
【図９】ＤＲＡＭおよび論理回路の両方の製作に使用で
きる本発明に従った３層金属プロセスフロー図。
【図１０】ＤＲＡＭおよび論理回路の両方の製作に使用
できる本発明に従った３層金属プロセスフロー図。
【図１１】ＤＲＡＭおよび論理回路の両方の製作に使用
できる本発明に従った３層金属プロセスフロー図。
【図１２】ＤＲＡＭおよび論理回路の両方の製作に使用
できる本発明に従った３層金属プロセスフロー図。
【図１３】ＤＲＡＭおよび論理回路の両方の製作に使用
できる本発明に従った３層金属プロセスフロー図。
【図１４】ＤＲＡＭおよび論理回路の両方の製作に使用
できる本発明に従った３層金属プロセスフロー図。
【図１５】ＤＲＡＭおよび論理回路の両方の製作に使用
できる本発明に従った３層金属プロセスフロー図。
【図１６】ＤＲＡＭおよび論理回路の両方の製作に使用
できる本発明に従った３層金属プロセスフロー図。
【図１７】ＤＲＡＭおよび論理回路の両方の製作に使用
できる本発明に従った２層金属プロセスフロー図。
【符号の説明】
１，２１ 基板 ３，２３ 配線パターン ５，２５，３１，６４ プラズマＴＥＯＳ酸化物 ７，２７ 谷部 ８ 有機ＳＯＧ １１ ＴＥＯＳ酸化物 ２９ オゾンＴＥＯＳ酸化物 ５０ 回路 ５２ シリコン基板 ５４ 誘電体層 ５６ ＢＰＳＧ層 ５８ 金属−１層 ６２ コンタクト ６６，８６ ＨＳＱ層 ６８，８４，８８ ＰＥＴＥＯＳ層 ７０，８２，９０，１０２ ホトレジスト ７２，９２ ビア ７４ 側壁 ８０ 金属−２層 １００ 金属−３層 １０４ パシベーション酸化物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カレン ジー．エルズ アメリカ合衆国 テキサス州フリスコ，ハ ーバー ロード 11201

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 配線パターン上に平坦な誘電体層を形成
    する方法であって、 （イ）その上に電気配線パターンを有する基板を設ける
    ステップと、（ロ）前記配線パターン上に第１の誘電体
    層を形成するステップと、（ハ）無機シリコン含有組成
    により前記第１の誘電体層上に前記第１の層とは異なる
    第２のシリコン含有誘電体層を形成するステップと、
    （ニ）前記第２の層とは異なる第３の誘電体層を前記第
    ２の誘電体層上に形成するステップとを含む、平坦な誘
    電体層の形成方法。
  2. 【請求項２】 多層配線パターンであって、（イ）その
    上に電気配線パターンを有する基板と、（ロ）前記配線
    パターン上の第１の誘電体層と、（ハ）シリコン酸化物
    を形成することができる無機シリコン含有組成により形
    成された前記第１の誘電体層上の前記第１の層とは異な
    る第２のシリコン含有誘電体層と、（ニ）前記第２の誘
    電体層上の前記第２の層とは異なる第３の誘電体層と、
    （ホ）前記第３の層上に堆積された電気配線パターンと
    を具備する多層配線パターン。
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CN (1) CN1107968C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010037892A (ko) * 1999-10-20 2001-05-15 박종섭 반도체 소자의 금속배선 형성방법
JP2002118170A (ja) * 2000-08-19 2002-04-19 Samsung Electronics Co Ltd 半導体装置及びその形成方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0810648A3 (en) * 1996-05-31 1997-12-29 Texas Instruments Incorporated Improvements in or relating to semiconductor devices
SG71147A1 (en) 1997-08-29 2000-03-21 Dow Corning Toray Silicone Method for forming insulating thin films
KR100300065B1 (ko) * 1999-01-20 2002-01-19 김영환 반도체 소자의 배선 형성방법
JP4381526B2 (ja) * 1999-10-26 2009-12-09 東京エレクトロン株式会社 プラズマエッチング方法
CN102024786B (zh) * 2009-09-09 2013-01-30 中芯国际集成电路制造(上海)有限公司 用于互连工艺中的半导体器件及其制造方法
CN102024788B (zh) * 2009-09-15 2013-01-30 中芯国际集成电路制造(上海)有限公司 用于互连工艺中的半导体器件及其制造方法
CN102219177A (zh) * 2010-04-14 2011-10-19 原相科技股份有限公司 改善钨沉积拓朴形貌的微机电系统光罩与方法
CN104810277B (zh) * 2014-01-26 2017-10-31 北大方正集团有限公司 一种晶圆表面平坦化工艺
US10597495B2 (en) 2016-02-19 2020-03-24 Dow Silicones Corporation Aged polymeric silsesquioxanes
CN108470715B (zh) * 2018-04-04 2020-08-28 华越微电子有限公司 一种双层布线平坦化加工工艺

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2026605C (en) * 1990-10-01 2001-07-17 Luc Ouellet Multi-level interconnection cmos devices including sog
US5145723A (en) * 1991-06-05 1992-09-08 Dow Corning Corporation Process for coating a substrate with silica
US5393708A (en) * 1992-10-08 1995-02-28 Industrial Technology Research Institute Inter-metal-dielectric planarization process
US5413963A (en) * 1994-08-12 1995-05-09 United Microelectronics Corporation Method for depositing an insulating interlayer in a semiconductor metallurgy system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010037892A (ko) * 1999-10-20 2001-05-15 박종섭 반도체 소자의 금속배선 형성방법
JP2002118170A (ja) * 2000-08-19 2002-04-19 Samsung Electronics Co Ltd 半導体装置及びその形成方法

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