JP4084513B2 - デュアルダマシン（ｄｕａｌｄａｍａｓｃｅｎｅ）の製造方法 - Google Patents

デュアルダマシン（ｄｕａｌｄａｍａｓｃｅｎｅ）の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体の製造方法、特にデュアルダマシン(dual damascene)の製造方法に関するものである。
【０００２】
【従来の技術】
集積回路(ＩＣ)の集積化が進むにつれて、少なくとも２層を有する内部接続設計が多くのＩＣプロセスにおいて採用されるようになった。ＩＭＤ(inter-metal dielectric)層は、金属層間を絶縁するのに使用され、上部金属層と下部金属層とを接続する導体ワイヤは、半導体業界でバイア(via)として知られている。デュアルダマシン(dual damascene)プロセスとは、そのバイアと内部接続を同時形成することを含む技術である。
【０００３】
従来、デュアルダマシンのＩＭＤ層は、誘電定数がおよそ４のシリコン酸化物(ＳｉＯｘ)で作成されている。ＲＣディレイ(ＲＣdelay)を低減し、データ移送速度を改善するために開発が進められている半導体産業の需要を満たすため、より低い誘電定数(およそ３.５)のフッ化ケイ酸塩ガラス(fluorinated silicate glass:ＦＳＧ)が、ＩＭＤ層を形成しているシリコン酸化物に置き換わる材料として注目を集めている。
【０００４】
このＦＳＧは、内部接続間のキャパシタンス(capacitance)を低減するだけでなく、銅内部接続プロセスとの互換性を備えている。シリコン酸窒化物層やシリコン窒化物層は、それぞれエッチングストップ層および銅拡散バリヤ層としての役割を担うことができ、これらの材料は、通常、デュアルダマシンプロセスにおいてＦＳＧ層の形成に先立って形成される。ＦＳＧ層がシリコン酸窒化物層もしくはシリコン窒化物層上に直接形成される場合、後に詳細に説明するように、表面感受性(surface sensitivity)、換言すると表面依存性(surface dependency)に由来する問題が発生する。この問題は、その後に実施される半導体プロセスに重大な影響を及ぼす。
【０００５】
図５は、従来のデュアルダマシンの製造方法を示す概略断面図である。まず、シリコン酸窒化物もしくはシリコン窒化物でなる第１シリコン(酸)窒化物層１０１が基板１００上に形成される。その後、平坦化された第１ＦＳＧ層１０２が第１シリコン(酸)窒化物層１０１上に形成される。次いで、シリコン酸窒化物もしくはシリコン窒化物でなる第２シリコン(酸)窒化物層１０４が、第１ＦＳＧ層１０２上に形成される。この第２シリコン(酸)窒化物層１０４は、エッチングストップ層および銅拡散バリヤ層として機能する。第２シリコン(酸)窒化物層１０４は、第１ＦＳＧ層１０２の一部を露出する開口を有する。その後、第２ＦＳＧ層１０６が第２シリコン(酸)窒化物層１０４上に形成される。第１ＦＳＧ層１０２および第２ＦＳＧ層１０６が、所定パターンに基づいてエッチングされ、トレンチ１０８およびバイア開口１１０が形成される。トレンチ１０８を形成するためのエッチング処理は、第２シリコン(酸)窒化物層１０４で停止される。そして、第２シリコン(酸)窒化物層１０４の開口を介して、バイア開口１１０を形成するためのエッチング処理が実施される。その結果、基板内に設けられた導体層(図示せず)は、トレンチ１０８およびバイア開口１１０を介して露出される。次いで、トレンチ１０８およびバイア開口１１０内に導電性材料１０９が充填される。このように、デュアルダマシンプロセスは、トレンチ１０８とバイア開口１１０の両方を形成するプロセスである。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＦＳＧ層がシリコン窒化物やシリコン酸窒化物でなるエッチングストップ層上に蒸着される場合、表面感受性が問題となり、均一な厚みを有するＦＳＧ層が得られないという不具合が生じる。このＦＳＧ層の厚み不均一性は、その後の半導体プロセスに種々の影響を及ぼすことになる。
【０００７】
【課題を解決するための手段】
そこで、本発明の目的は、改善されたデュアルダマシンの製造方法を提供することにある。本発明の製造方法においては、まず、内部に導体層が形成されている半導体基板を準備する。導体層のある表面は、半導体基板表面と同一平面レベルにある。次に、半導体基板及び導体層の表面に、シリコン窒化物もしくはシリコン酸窒化物でなるストップ層を形成する。さらに、第１ＵＳＧ層をストップ層上に直接形成した後、第１ＵＳＧ層上に第１ＦＳＧ層を直接形成する。次いで、シリコン窒化物もしくはシリコン酸窒化物でなり、第１ＦＳＧ層の一部が露出するように第１ＦＳＧ層上に開口を有するエッチングストップ層を形成する。この開口は、導体層の上方に位置する。エッチングストップ層を覆うとともにエッチングストップ層の開口を埋めるように第２ＵＳＧ層をエッチングストップ層上に直接形成した後、第２ＵＳＧ層上に第２ＦＳＧ層を直接形成する。エッチングストップ層を利用して、第２ＦＳＧ層および第２ＵＳＧ層をパターンニングして、第１ＦＳＧ層の一部を露出するトレンチを形成する。次に、第１ＦＳＧ層と第１ＵＳＧ層および前記ストップ層をエッチングし、導体層の一部が露出するようにバイア開口を形成する。
【０００８】
上記製造方法において、第１および第２ＵＳＧ層は、およそ１００〜５００オングストロームの厚さであることが好ましい。
【０００９】
本発明の別の目的は、ＩＭＤ層の製造方法を提供することにある。すなわち、この製造方法は、導体層の表面と半導体基板表面とが同一平面レベルになるように導体層を設けた半導体基板を準備する工程と、半導体基板及び導体層の表面にシリコン窒化物層あるいはシリコン酸窒化物層を形成する工程と、前記シリコン窒化物層あるいはシリコン酸窒化物層上にＵＳＧ(undoped silicate glass)層を直接形成する工程と、ＵＳＧ層上にＦＳＧ(fluorinated silicate glass)層を直接形成する工程とを含むことを特徴とする。ＵＳＧ層は、およそ１００〜５００オングストロームの厚さであることが好ましい。
【００１０】
本発明においては、ＵＳＧ層をＦＳＧ層の形成に先立って形成することにより、シリコン窒化物／シリコン酸窒化物層とＦＳＧ層の間の表面状態を変化させる。それにより、シリコン窒化物／シリコン酸窒化物とＦＳＧ層の間の表面依存性の問題が排除され、ＦＳＧ層の厚さ均一性を改善できる。さらに、ＵＳＧ層は、ＦＳＧ層とその他の材料層との間の密着性を改善する。
【００１１】
本発明において、ＦＳＧ層の蒸着に先立ってＵＳＧ層が形成される。実験結果は、製造プロセス中、チップ上に発生する粒子の問題が低減されることを示している。また、本発明のＵＳＧ層は、シリコン窒化物／シリコン酸窒化物層とＦＳＧ層の間の表面状態を変化させ、その後のＦＳＧ層の蒸着工程を行い易くする。ＵＳＧ層は、ＦＳＧ層よりもわずかに高い誘電定数を有しているが、厚みの薄いＵＳＧ層は、ＩＭＤ層全体の有効誘電定数に重大な影響を及ぼさない。さらに、ＵＳＧ層は、その後の熱サイクルにおけるＦＳＧ層の安定性を改善する。
【００１２】
本発明に関する上記の記載内容および以下に記載される本発明の詳細な説明はともに例示的なものであり、本発明はこれらに限定されるものではなく、請求項に基づいて解釈されるべきである。
【００１３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図１〜図４に基づいて詳細に説明する。
【００１４】
図１(ａ)に示すように、内部に導体層２０２を有する半導体基板２００を準備する。導体層２０２の上面は、基板２００の上面と同一平面レベルにある。本実施例においては、導体層２０２は、金属材料で形成されている。尚、図１において、基板内に設けられるその他のデバイスについては図示していない。
【００１５】
図１(ｂ)に示すように、シリコン窒化物もしくはシリコン酸窒化物でなるストップ層２０６を化学蒸着法(ＣＶＤ)により基板２００及び導体層２０２上に形成する。次いで、ＵＳＧライナー(undoped silicate glass liner)２０８をストップ層２０６上に形成する。ＵＳＧライナー２０８の厚さは、およそ１００〜５００オングストローム、特に２００〜４００オングストロームであることが好ましい。ＵＳＧライナー２０８は、高密度プラズマＣＶＤ法(ＨＤＰＣＶＤ：high-density plasma chemical vapor deposition)のような方法により形成することができる。
【００１６】
本実施例のＵＳＧライナー２０８は、ストップ層と後に形成されるＦＳＧ(fluorinated silicate glass)誘電体層との間の表面状態を変化させ、次のプロセスを容易にする。ＵＳＧライナー２０８は、およそ４.１の誘電定数を有するが、ＵＳＧライナー２０８の厚みは相対的に薄いので、ＩＭＤ(inter-metal dielectric)層全体の誘電定数に影響を及ぼさない。
【００１７】
図２(ａ)に示すように、およそ３.５の誘電定数を有するＦＳＧを含むＦＳＧ誘電体層２１０が、ＵＳＧライナー２０８上に形成される。したがって、ストップ層２０６とＦＳＧ誘電体層２１０との間には、ＵＳＧライナー２０８が中間層として存在する。ＦＳＧ誘電体層２１０は、例えば、無バイアス−無クランプＨＤＰＣＶＤ法(unbiased-unclamped high-density plasma chemical vapor deposition)により形成することができる。この方法において、"無バイアス"とは、ＨＤＰＣＶＤ法を実施している間、バイアス電力の印加およびイオンボンバードは実施されないことを意味する。また、"無クランプ"とは、半導体基板２００の背面に冷却手段が設けられていない、もしくは、ＨＤＰＣＶＤ法を実施している間、半導体基板は冷却されないことを意味する。
【００１８】
ＵＳＧライナー２０８は、ＦＳＧ誘電体層２１０の形成に先立って、ストップ層２０６とＦＳＧ誘電体層２１０の間の表面状態を変えるために形成されるので、ストップ層とＦＳＧ誘電体層との間に生じる表面依存性の問題を排除することができる。すなわち、ＦＳＧ誘電体層２１０の厚み均一性や密着性などの特性は、下地表面状態に依存する傾向がある。これを表面感受性(surface sensitivity)、もしくは表面依存性(surface dependence)と呼んでいる。ストップ層上にＦＳＧ誘電体層を直接形成する場合、ＦＳＧ誘電体層の厚みが不均一になり、これがその後の半導体プロセスに種々の不具合を引き起こす原因の一つとなっている。本発明においては、ＦＳＧ誘電体層２１０を形成するに先だって、ストップ層２０６上にＵＳＧライナー２０８を形成しておくことにより、その後に形成されるＦＳＧ誘電体層の厚み均一性を改善できることを見出した。実験結果によれば、第１ＦＳＧ誘電体層２１０の厚みのばらつきは、１シグマ(sigma)、約０.５％以下である。このように、本発明によれば、ストップ層とＦＳＧ誘電体層との間に生じる表面依存性の問題を解消することができ、均一な厚みを有するＦＳＧ誘電体層が得られ、ＦＳＧ誘電体層の信頼性が増すものである。
【００１９】
また、ＵＳＧライナー２０８は、ストップ層２０６とＦＳＧ誘電体層２１０との間の密着性を改善する役割も担う。さらに、実験結果は、ＵＳＧライナー２０８をＦＳＧ誘電体層２１０の蒸着に先立って形成する場合、チップ上における粒子の発生率が低減されることを示している。このように、粒子性能(particle performance)が改善される。
【００２０】
次に、図２(ｂ)に示すように、開口２１２を有するエッチングストップ層２１４をＦＳＧ誘電体層２１０上に形成する。エッチングストップ層の材料は、シリコン窒化物あるいはシリコン酸窒化物を含む。エッチングストップ層の開口２１２は、フォトリソグラフィー及びエッチング工程により形成することができる。この開口２１２は、ＦＳＧ誘電体層２１０の一部を露出する。開口２１２は、導体層２０２の上方に位置し、ＦＳＧ誘電体層２１０内に後に形成されるバイア開口の位置に対応している。
【００２１】
次いで、図３(ａ)に示すように、ＵＳＧライナー２１６をエッチングストップ層２１４を覆うとともに開口２１２を埋めるように形成する。ここに、ＵＳＧライナー２１６の厚さは、およそ１００〜５００オングストローム、特に２００〜４００オングストロームであることが好ましい。ＵＳＧライナー２１６は、ＨＤＰＣＶＤ法のような方法により形成することができる。上記と同様に、エッチングストップ層２１４と後に形成されるＦＳＧ誘電体層２１８との間にＵＳＧライナー２１６を設けることにより、その後の半導体プロセスにおいて、ＦＳＧ誘電体層２１８の厚み不均一性に由来する問題を回避することができる。
【００２２】
図３(ｂ)に示すように、およそ３.５の誘電定数を有するＦＳＧを含むＦＳＧ誘電体層２１８をＵＳＧライナー２１６上に形成する。ＦＳＧ誘電体層２１８は、上記した無バイアス−無クランプＨＤＰＣＶＤ法により形成できる。ＵＳＧの誘電定数(およそ４.１)は、ＦＳＧの誘電定数よりも高いが、ＵＳＧライナー２１６の厚みが薄いためにＩＭＤ層全体の誘電定数には大きな影響を及ぼさない。また、ＵＳＧライナー２１６を設けることで、その後の熱サイクルにおけるＦＳＧ誘電体層２１８の安定性を改善できる。
【００２３】
ＵＳＧライナー２１６は、ＦＳＧ誘電体層２１８の形成に先立って形成されるので、上記と同様にＦＳＧ誘電体層２１８の表面依存性の問題が解消され、より均一な厚さと高い信頼性を有するＦＳＧ誘電体層２１８が得られる。さらに、ＵＳＧライナー２１６は、エッチングストップ層２１４とＦＳＧ誘電体層２１８との間の密着性を改善する役割も担う。
【００２４】
図４(ａ)に示すように、ＦＳＧ誘電体層２１８とＵＳＧライナー２１６は、フォトリトグラフィー及びエッチング技術によりパターンニングされる。例えば、導体ワイヤを形成するためのトレンチ２２０は、反応性イオンエッチング(Reactive Ion Etching:ＲＩＥ)のようなプロセスによって形成される。図４ ( ａ )および図４ ( ｂ )において、各番号の後に付けられた添え字"ａ"は、エッチング処理後であることを示している。このトレンチ２２０の底部においては、開口２１２を介してＦＳＧ誘電体層２１０の一部が露出される。この開口２１２を介してＦＳＧ誘電体層２１０、ＵＳＧライナー２０８およびストップ層２０６の一部をエッチングすることにより、導体層２０２の一部を露出させるバイア開口２２２が得られる。
【００２５】
図４(ｂ)に示すように、銅のような導電性材料をトレンチ２２０およびバイア開口２２２内に充填する。平面化処理を実施して過剰の導電性材料を除去することにより、図示されているような導体パターン２２４が得られる。平坦化プロセスとしては、化学機械研磨法(ＣＭＰ)のようなプロセスを利用することができる。このようにして、デュアルダマシンプロセスは完了する。
【００２６】
本発明を好適な実施例に基づいて説明したが、もとより本発明を限定するためのものではなく、当業者であれば明らかであるように、本発明の技術思想の範囲において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は特許請求の範囲および、それと均等な領域を基準として定められるべきである。
【００２７】
【発明の効果】
要約すると、本発明は以下の効果を奏するものである。すなわち、シリコン窒化物あるいはシリコン酸窒化物層とＦＳＧ層の間の表面状態を変化させるため、ＦＳＧ層の形成に先立ってＵＳＧライナーが形成されるので、シリコン窒化物／シリコン酸窒化物層とＦＳＧ層の間に生じる表面感受性の問題を解消でき、その結果、ＦＳＧ層の厚み均一性を改善することができる。さらに、ＵＳＧライナーがシリコン窒化物／シリコン酸窒化物層とＦＳＧ層の間に形成されるので、それらの間の密着性を改善することができる。本発明によれば、ＵＳＧライナーがＦＳＧ層の蒸着に先立って形成されるので、プロセス中、チップ上における粒子の発生率を下げることができる。本発明のＵＳＧライナーは、シリコン窒化物／シリコン酸窒化物層とＦＳＧ層の間の表面特性を変化させ、その後に実施されるＦＳＧ蒸着プロセスを実施しやすいものにする。ＵＳＧライナーの誘電定数は、ＦＳＧ層の誘電定数よりも高いが、ＵＳＧライナーの厚みが薄いので、ＩＭＤ層全体の誘電定数に大きな影響を及ぼさない。さらに、ＵＳＧライナーの形成は、熱サイクルにおけるＦＳＧ層の安定性を改善する。
【図面の簡単な説明】
【図１】 (ａ)および(ｂ)は、本発明の実施例のデュアルダマシンの製造方法を説明するための概略断面図である。
【図２】 (ａ)および(ｂ)は、本発明の実施例のデュアルダマシンの製造方法を説明するための概略断面図である。
【図３】 (ａ)および(ｂ)は、本発明の実施例のデュアルダマシンの製造方法を説明するための概略断面図である。
【図４】 (ａ)および(ｂ)は、本発明の実施例のデュアルダマシンの製造方法を説明するための概略断面図である。
【図５】 従来のデュアルダマシンの製造方法を説明するための概略断面図である。
【符号の説明】
２００ 半導体基板
２０２ 導体層
２０６ａ ストップ層
２０８ａ ＵＳＧライナー
２１０ａ ＦＳＧ誘電体層
２１４ａ エッチングストップ層
２１６ａ ＵＳＧライナー
２１８ａ ＦＳＧ誘電体層
２２０ トレンチ
２２２ バイア開口
２２４ 導体パターン

Claims (14)

  1. 導体層の表面と半導体基板表面とが同一平面レベルになるように導体層を設けた半導体基板を準備する工程と、前記半導体基板及び前記導体層の表面にシリコン窒化物もしくはシリコン酸窒化物でなるストップ層を形成する工程と、前記ストップ層上に第１ＵＳＧ(undoped silicate glass)層を直接形成する工程と、前記第１ＵＳＧ層上に第１ＦＳＧ(fluorinated silicate glass)層を直接形成する工程と、シリコン窒化物もしくはシリコン酸窒化物でなり、第１ＦＳＧ層の一部が露出するように第１ＦＳＧ層上に開口を有するエッチングストップ層を形成する工程と、前記エッチングストップ層を覆うとともに前記開口を埋めるように第２ＵＳＧ(undoped silicate glass)層を前記エッチングストップ層上に直接形成する工程と、第２ＵＳＧ層上に第２ＦＳＧ(fluorinated silicate glass)層を直接形成する工程と、前記エッチングストップ層を利用して前記第２ＵＳＧ層および第２ＦＳＧ層をパターンニングしてトレンチ (trench) を形成するとともに、前記エッチングストップ層の前記開口を介して第１ＦＳＧ層、第１ＵＳＧ層および前記ストップ層をエッチングすることにより、前記導体層の一部を露出するバイア開口(via opening)を形成する工程とを含むことを特徴とするデュアルダマシン(dual damascene)の製造方法。
  2. 第１ＵＳＧ層と第２ＵＳＧ層を形成する方法は、高密度プラズマ化学蒸着法(ＨＤＰＣＶＤ)を含むことを特徴とする請求項１に記載の製造方法。
  3. 第１ＵＳＧ層は、１００〜５００オングストロームの厚さを有することを特徴とする請求項１に記載の製造方法。
  4. 第２ＵＳＧ層は、１００〜５００オングストロームの厚さを有することを特徴とする請求項１に記載の製造方法。
  5. 第１ＦＳＧ層と第２ＦＳＧ層を形成する方法は、無バイアス−無クランプＨＤＰＣＶＤ法(unbiased-unclamped high-density plasmachemical vapor deposition)を含むことを特徴とする請求項１に記載の製造方法。
  6. 前記エッチングストップ層は、シリコン酸窒化物でなることを特徴とする請求項１に記載の製造方法。
  7. 前記エッチングストップ層は、シリコン窒化物でなることを特徴とする請求項１に記載の製造方法。
  8. 第１ＵＳＧ層を形成する前に前記ストップ層としてシリコン窒化物層を形成することを特徴とする請求項１に記載の製造方法。
  9. 第１ＵＳＧ層を形成する前に前記ストップ層としてシリコン酸窒化物層を形成することを特徴とする請求項１に記載の製造方法。
  10. 前記トレンチおよびバイア開口内に銅を充填する工程を更に含むことを特徴とする請求項１に記載の製造方法。
  11. 導体層の表面と半導体基板表面とが同一平面レベルになるように導体層を設けた半導体基板を準備する工程と、前記半導体基板及び前記導体層の表面にシリコン窒化物層あるいはシリコン酸窒化物層を形成する工程と、前記シリコン窒化物層あるいはシリコン酸窒化物層上にＵＳＧ(undoped silicate glass)層を直接形成する工程と、前記ＵＳＧ層上にＦＳＧ(fluorinated silicate glass)層を直接形成する工程とを含むことを特徴とするＩＭＤ(inter-metal dielectric)層の製造方法。
  12. 前記ＵＳＧ層を形成する方法は、高密度プラズマ化学蒸着法(ＨＤＰＣＶＤ)を含むことを特徴とする請求項１１に記載の製造方法。
  13. 前記ＵＳＧ層は、１００〜５００オングストロームの厚さを有することを特徴とする請求項１１に記載の製造方法。
  14. 前記ＦＳＧ層を形成する方法は、無バイアス−無クランプＨＤＰＣＶＤ法を含むことを特徴とする請求項１１に記載の製造方法。
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