JP3504940B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3504940B2
JP3504940B2 JP2002142683A JP2002142683A JP3504940B2 JP 3504940 B2 JP3504940 B2 JP 3504940B2 JP 2002142683 A JP2002142683 A JP 2002142683A JP 2002142683 A JP2002142683 A JP 2002142683A JP 3504940 B2 JP3504940 B2 JP 3504940B2
Authority
JP
Japan
Prior art keywords
film
fluorine
silicon oxide
containing silicon
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002142683A
Other languages
English (en)
Other versions
JP2003332330A (ja
Inventor
博臣 傳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2002142683A priority Critical patent/JP3504940B2/ja
Priority to US10/246,675 priority patent/US6998340B2/en
Publication of JP2003332330A publication Critical patent/JP2003332330A/ja
Application granted granted Critical
Publication of JP3504940B2 publication Critical patent/JP3504940B2/ja
Priority to US11/221,832 priority patent/US7419919B2/en
Priority to US12/183,287 priority patent/US7985696B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、層間絶縁膜等とし
てフッ素（Ｆ）を含有したシリコン酸化膜（以下、「Ｆ
ＳＧ膜」ということがある）を有する半導体装置の製造
方法に関し、詳しくは、プラズマＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＦ
ＳＧ膜を成膜する半導体装置の製造方法に関する。
【０００２】
【従来の技術】現在、メタル配線の層間膜に低誘電率材
料が要求されており、プラズマＣＶＤ法によるＦＳＧ膜
もその一つとして注目されている。プラズマＣＶＤ法に
よるＦＳＧ膜は低誘電率材料の中では比較的脱ガスの少
ない安定した膜であり、さらに狭スリットの埋め込み特
性に優れた特徴を持つ材料である。
【０００３】従来の半導体装置のプロセスフローを図１
０に示す。図示しないＴｒを有する基板１１上に形成し
た絶縁膜１２の上にスパッタ法により例えばアルミ合金
１３ａと高融点金属１３ｂとを積層した金属積層膜１３
を成膜する（図１０（ａ））。この金属積層膜１３にパ
ターニングを行ってメタル配線１４を形成する（図１０
（ｂ））。続いて、メタル配線１４及び露出した絶縁膜
１２上にＦＳＧ膜１５を例えば１０００ｎｍプラズマＣ
ＶＤ法により成膜する（図１０（ｃ））。その後、ＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法によりＦＳＧ膜１５表面を平
坦化し、ついで、フッ素（Ｆ）の離脱を抑制させる（Ｆ
の脱ガス防止のための）キャップ膜１６としてＳｉ−ｒ
ｉｃｈなシリコン酸化膜を例えば２００ｎｍプラズマＣ
ＶＤ法により形成する（図１０（ｄ））。次いで、ＦＳ
Ｇ膜１５、キャップ膜１６にスルーホール１７を開口す
る（図１０（ｅ））。そして、キャップ膜１６上及びス
ルーホール１７開口部にスパッタ法またはＣＶＤ法によ
りＴｉＮ膜１８を例えば５０ｎｍ成膜する（図１０
（ｆ））。その後、ＣＶＤ法によりスルーホール１７内
を十分埋め込めるＷ膜１９を成膜する（図１０
（ｇ））。最後にＣＭＰ法によりスルーホール１７以外
の部分のＴｉＮ膜１８及びＷ膜１９を除去する（図１０
（ｈ））。この工程を所望の回数繰り返し、その後、例
えばＨ2を含む雰囲気中で４００℃程度の熱処理を行
い、ダメージの回復、第１の配線１４（アルミ合金膜
質）の安定化を行い、多層配線構造の半導体装置が完成
する。
【０００４】
【発明が解決しようとする課題】しかし、ＦＳＧ膜中に
含まれるＦの一部が脱ガスを起こしてＦが離脱し、例え
ば、キャップ膜とＦＳＧ膜とが剥れるなど配線周りでの
膜剥れを引き起こすことがわかってきた。キャップ膜を
成膜することで、ある程度のＦのトラップは可能となる
が、多層化によるトータルのＦＳＧ膜の厚膜化および熱
履歴の増加によりＦ脱ガスが防ぎきれず、配線周りでの
膜剥がれが発生してしまう。またキャップ膜を薄膜化す
るとＷ膜をＣＭＰ法により除去する際、膜減りのためＦ
のトラップ効果が損なわれるし、厚膜化すると層間容量
の増加やエッチング精度の問題があるため、ＦＳＧ膜そ
のものからのＦ脱ガスを抑制し、キャップ膜のＦトラッ
プ効果も高める必要がある。
【０００５】従って、本発明は、前記従来における諸問
題を解決し、以下の目的を達成することを課題とする。
即ち、本発明の目的は、プラズマＣＶＤ法を用いて、フ
ッ素の離脱が抑制されたフッ素含有シリコン酸化膜（Ｆ
ＳＧ膜）を有し、膜剥がれの生じない安定した半導体装
置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】上記課題は、以下の手段
により解決される。即ち、（１）チャンバ内に基板を配置し、プラズマＣＶＤ法を
用いて基板上に少なくとも２層のフッ素含有シリコン酸
化膜を成膜する工程を含み、前記フッ素含有シリコン酸
化膜を当該シリコン酸化膜からのフッ素の離脱を抑制さ
せるよう成膜する半導体装置の製造方法であって、先に
成膜する前記フッ素含有シリコン酸化膜の成膜温度より
も、後に成膜する前記フッ素含有シリコン酸化膜の成膜
温度を低くする ことを特徴とする半導体装置の製造方法
である。
【０００７】このときのフッ素含有シリコン酸化膜の成
膜温度は、フッ素含有シリコン酸化膜を成膜する工程以
降の他の工程における温度よりも高いくすることが、フ
ッ素含有シリコン酸化膜に成膜温度以上の熱処理が加わ
らない観点から好ましい。また、フッ素含有シリコン酸
化膜を、４５０℃以下の成膜温度で成膜することが好ま
しい。ここで、他の工程は、フッ素含有シリコン酸化膜
を成膜する工程以降の全ての工程のことをいうが、２層
以上のフッ素含有シリコン酸化膜を成膜する場合、各々
のフッ素含有シリコン酸化膜を成膜する工程以降のずべ
ての工程を意味する。従って、例えば２つのフッ素含有
シリコン酸化膜を成膜する工程間に行われる他の工程の
処理温度は、先に成膜されるフッ素含有酸化膜の成膜温
度よりも低ければ、後に成膜される成膜温度よりも高く
ても構わない。
【０００８】即ち、（１）に記載の発明では、少なくと
も２層のフッ素含有シリコン酸化膜を成膜する際、先に
成膜するフッ素含有シリコン酸化膜の成膜温度よりも、
後に成膜するフッ素含有シリコン酸化膜の成膜温度を低
くして成膜すると、下層のフッ素含有シリコン酸化膜
に、当該フッ素含有シリコン酸化膜の成膜温度以上の熱
処理が加わらないので、好適に、フッ素の離脱が抑制さ
れたフッ素含有シリコン酸化膜を有し、膜剥がれの生じ
ない安定した半導体装置を製造することができる。これ
は、フッ素含有シリコン酸化膜が成膜温度よりも高い熱
処理を比較的長い時間与えると、フッ素含有シリコン酸
化膜からフッ素が離脱し易くなるためだと推測される。
【０００９】このように、プラズマＣＶＤ法を用いて、
フッ素含有シリコン酸化膜を、当該シリコン酸化膜から
のフッ素の離脱を抑制（フッ素脱ガスを抑制）させるよ
う成膜することで、フッ素の離脱が抑制されたフッ素含
有シリコン酸化膜を有し、膜剥がれの生じない安定した
半導体装置を製造することができる。なお、フッ素含有
シリコン酸化膜からのフッ素の離脱は、ＴＤＳ（Ｔｈｅ
ｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃ
ｏｐｅ：昇温脱離ガス分析）により検知することができ
る。
【００１０】（２）フッ素含有シリコン酸化膜を成膜す
る際、成膜温度を昇降させることを特徴とする前記
（１）に記載の半導体装置の製造方法。
【００１１】即ち、（２）に記載の発明では、成膜時に
成膜温度を昇降させることで、膜に加わる熱量を低減さ
せることができるので、好適に、フッ素の離脱が抑制さ
れたフッ素含有シリコン酸化膜を含有したシリコン酸化
膜を有し、膜剥がれの生じない安定した半導体装置を製
造することができる。
【００１２】（３）プラズマによる原料ガスの未分解成
分が発生する圧力より低い圧力下で、フッ素含有シリコ
ン酸化膜を成膜することを特徴とする前記（１）に記載
の半導体装置の製造方法である。
【００１３】即ち、（３）に記載の発明では、フッ素含
有シリコン酸化膜からのフッ素の離脱の原因となる未分
解成分が発生する圧力より低い圧力下で、フッ素含有シ
リコン酸化膜を成膜することで、当該シリコン膜中に未
分解成分であるＳｉＦ2・、ＳｉＦ・が取り込まれ難く
なり、好適に、フッ素の離脱が抑制されたフッ素含有シ
リコン酸化膜を含有したシリコン酸化膜を有し、膜剥が
れの生じない安定した半導体装置を製造することができ
る。
【００１４】（４）目的とする１層のフッ素含有シリコ
ン酸化膜を成膜する際、成膜を一旦停止し、プラズマに
より生成したＳｉＦ4ガスの未分解成分をチャンバ内か
ら排出した後、再び成膜を開始することを特徴とする前
記（１）に記載の半導体装置の製造方法である。
【００１５】即ち、（４）に記載の発明では、所望の膜
厚まで成膜し、この成膜を一旦停止し、チャンバ内か
ら、フッ素含有シリコン酸化膜からのフッ素の離脱の原
因となる未分解成分であるＳｉＦ2・、ＳｉＦ・を排出
し、再び成膜開始することで、フッ素含有シリコン膜中
に未分解成分であるＳｉＦ2・、ＳｉＦ・が取り込まれ
難くなり、好適に、フッ素の離脱が抑制されたフッ素含
有シリコン酸化膜を含有したシリコン酸化膜を有し、膜
剥がれの生じない安定した半導体装置を製造することが
できる。
【００１６】（５）チャンバ内に直接ＳｉＦ・（・はラ
ジカルを示す）を導入して、フッ素含有シリコン酸化膜
を成膜することを特徴とする前記（１）に記載の半導体
装置の製造方法である。
【００１７】即ち、（５）に記載の発明では、チャンバ
内に原料ガス（ＳｉＦ4）ではなく直接ＳｉＦ・を導入
することで、効率良く成膜に寄与させることができるの
で、好適に、フッ素の離脱が抑制されたフッ素含有シリ
コン酸化膜を含有したシリコン酸化膜を有し、膜剥がれ
の生じない安定した半導体装置を製造することができ
る。
【００１８】（６）目的とする１層のフッ素含有シリコ
ン酸化膜を厚み方向に分割して成膜し、且つ分割して成
膜する各フッ素含有シリコン酸化膜間に、フッ素含有シ
リコン酸化膜からのフッ素の離脱を抑制させるキャップ
膜を成膜して、キャップ膜が挿入されたフッ素含有シリ
コン酸化膜全体の厚みを所望の膜厚とすることを特徴と
する前記（１）に記載の半導体装置の製造方法である。
【００１９】即ち、（６）に記載の発明では、フッ素含
有シリコン酸化膜の成膜を厚み方向に分割して行い、且
つ分割して成膜する各フッ素含有シリコン酸化膜間に、
キャップ膜を成膜して、キャップ膜が挿入されたフッ素
含有シリコン酸化膜全体の厚みを所望の膜厚としたもの
を得る。このため、熱処理が行われフッ素含有シリコン
酸化膜を含有したシリコン酸化膜中の全ての遊離Ｆがキ
ャップ膜もしくはその近傍に集中しても、目的とする１
層のフッ素含有シリコン酸化膜中に、少なくとも一層の
キャップ膜が挿入されているので、より確実にフッ素含
有シリコン酸化膜を含有したシリコン酸化膜からＦをト
ラップし、好適に、フッ素の離脱が抑制されたフッ素含
有シリコン酸化膜を含有したシリコン酸化膜を有し、膜
剥がれの生じない安定した半導体装置を製造することが
できる。
【００２０】本発明の半導体装置の製造方法は、特に、
基板上に、配線層を形成する工程とフッ素含有シリコン
酸化膜を成膜する工程とを含み、各工程を複数回繰り返
すことで、多層配線構造の半導体装置を製造する半導体
装置の製造方法に適している。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態の一例
を図面を参照して説明する。なお、実質的に同様の機能
を有するものには、全図面通して同じ符号を付して説明
し、場合によってはその説明を省略することがある。
【００２２】（第１の実施の形態） 第１の実施の形態における半導体装置のプロセスフロー
の一例を図１に示す。図示しないＴｒを有する基板１０
１上に形成した絶縁膜１０２の上にスパッタ法により例
えばアルミ合金１０３ａと高融点金属１０３ｂとを積層
した金属積層膜１０３を成膜する（図１（ａ））。この
金属積層膜１０３にパターニングを行ってメタル配線１
０４を形成する（図１（ｂ））。続いて、メタル配線１
０４及び露出した絶縁膜１０２上にＦＳＧ膜１０５を例
えば１０００ｎｍプラズマＣＶＤ法により成膜する（図
１（ｃ））。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎ
ｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法に
よりＦＳＧ膜１０５表面を平坦化し、ついで、フッ素の
離脱を抑制させる（Ｆの脱ガス防止のための）キャップ
膜１０６としてＳｉ−ｒｉｃｈなシリコン酸化膜を例え
ば２００ｎｍプラズマＣＶＤ法により形成する（図１
（ｄ））。次いで、ＦＳＧ膜１０５、キャップ膜１０６
にスルーホール１０７を開口する（図１（ｅ））。そし
て、キャップ膜１０６上及びスルーホール１０７開口部
にスパッタ法またはＣＶＤ法によりＴｉＮ膜１０８を例
えば５０ｎｍ成膜する（図１（ｆ））。その後、ＣＶＤ
法によりスルーホール１０７内を十分埋め込めるＷ膜１
０９を成膜する（図１（ｇ））。最後にＣＭＰ法により
スルーホール１０７以外の部分のＴｉＮ膜１０８及びＷ
膜１０９を除去する（図１（ｈ））。この工程を所望の
回数繰り返し（第一の実施の形態では４回）、その後、
例えばＨ2を含む雰囲気中で４００℃程度の熱処理を行
い、ダメージの回復、第１の配線１０４（アルミ合金膜
質）の安定化を行い、図２に示すような多層配線構造の
半導体装置が完成する。図２に示す多層配線構造の半導
体装置は、４層構造を示しており、基板側をから順に第
１層ＦＳＧ膜１０５から第４層ＦＳＧ膜１０５が成膜さ
れている。
【００２３】ここで、プラズマＣＶＤ法によるＦＳＧ膜
の成膜条件を示す。図３に示すプラズマＣＶＤ装置にお
いて、チャンバ２００内に配置されているガスインジェ
クタ２０１より材料ガスとして例えばＳｉＨ4／ＳｉＦ4
／Ｏ2／Ａｒをそれぞれ４０／７０／１８０／１２５ｓ
ｃｃｍ供給しながら排気口２０２よりチャンバ２００内
のガスを排気し４ｍＴｏｒｒ（０．５３３２Ｐａ）程度
の圧力を保持する。上部電極であるベルジャー２０３か
ら例えば４００ＫＨｚの周波数のプラズマを出力４２０
０Ｗで発生させＳｉＨ4、ＳｉＦ4、Ｏ2ガスをプラズマ
励起し基板２０５上にＦＳＧ膜を成膜する。同時に基板
２０５側の静電チャック２０４から例えば１３．５６Ｍ
Ｈｚの周波数のＲＦバイアスを出力１５００Ｗで印加し
Ａｒ、Ｏ2ガスを基板２０５に衝突させ基板２０５上の
ＦＳＧ膜のスパッタエッチを行うことで狭スリットの埋
め込みに適した層間膜形状が得られる。成膜時の成膜温
度調整は静電チャック２０４を介して基板２０５裏面に
向けて導入するＨｅ導入管２０６からのＨｅ圧力にて行
う。
【００２４】また、プラズマＣＶＤ法によるキャップ膜
の成膜条件の一例を示す。図３に示すプラズマＣＶＤ装
置において、チャンバ２００内に配置されているガスイ
ンジェクタ２０１より材料ガスであるＳｉＨ4／Ｏ2／Ａ
ｒをそれぞれ１８０／３４０／２４０ｓｃｃｍ供給しな
がら排気口２０２よりチャンバ２００内のガスを排気し
５ｍＴｏｒｒ（０．６６６５Ｐａ）程度の圧力を保持す
る。上部電極であるベルジャー２０３から４００ＫＨｚ
の周波数のプラズマを出力３５００Ｗで発生させＳｉＨ
4、Ｏ2ガスをプラズマ励起し基板２０５上にＳｉ‐ｒｉ
ｃｈなシリコン酸化膜からなるキャップ膜を成膜する。
キャップ膜はＦをトラップさせるためにＳｉＨ4ガス流
量を多くしＳｉ‐ｒｉｃｈなシリコン酸化膜にする。
【００２５】第１の実施の形態において、第１層ＦＳＧ
膜１０５の成膜では、図３に示すプラズマＣＶＤ装置に
おけるＨｅ導入管２０６から基板２０５裏面に向けて導
入するＨｅ圧力を４Ｔｏｒｒ（５３３．２Ｐａ）程度に
することで成膜温度を４４０℃程度で成膜する。第２層
ＦＳＧ膜１０５の成膜では同様にＨｅ圧力を４．５Ｔｏ
ｒｒ（５９９．８５Ｐａ）程度にすることで成膜温度を
４３０℃程度で成膜する。第３層ＦＳＧ膜１０５の成膜
では同様にＨｅ圧力を５Ｔｏｒｒ（６６６．５Ｐａ）程
度にすることで成膜温度を４２０℃程度で成膜する。第
４層ＦＳＧ膜１０５の成膜では同様にＨｅ圧力を５．５
Ｔｏｒｒ（７３３．１５Ｐａ）程度にすることで成膜温
度を４１０℃程度で成膜する。このように、先に成膜す
るＦＳＧ膜１０５の成膜温度よりも、後に成膜するＦＳ
Ｇ膜１０５の成膜温度を低くして各ＦＳＧ膜を成膜す
る。また、スパッタ法またはＣＶＤ法によるキャップ膜
１０６およびＷ膜１０９等の成膜温度やＣＭＰ法を施す
温度を４００℃以下とし、その後も４００℃以上の熱処
理を行わないようにする。
【００２６】ここで、図４にＨＤＰ（Ｈｉｇｈ Ｄｅｎ
ｓｉｔｙ Ｐｌａｓｍａ）−ＦＳＧ膜Ｆ脱ガス量の温度
依存性の一例を示す。図４に示すように、ＦＳＧ膜を熱
処理しても成膜温度以下（第１の実施の形態では、第１
層ＦＳＧ膜の成膜温度４４０℃以下）では、Ｆの脱ガス
が抑制されることがわかる。図４に示すように、好まし
くは５００℃以下、さらに好ましくは４５０℃以下の成
膜温度で各ＦＳＧ膜を成膜する、或いはこのような範囲
の処理温度で他の工程（第１層ＦＳＧ膜１０５成膜以降
の後工程）を処理することが好適であることがわかる。
【００２７】また、成膜時のＨｅ圧及び成膜温度と、得
られるＦＳＧ膜のフッ素濃度（ＳｉＦ／ＳｉＯ高さ比）
との関係を以下に示す。この関係から、第１の実施の形
態で得られる各ＦＳＧ膜のフッ素濃度は高いことがわか
る。
【００２８】このように、第１の実施の形態では、先に
成膜するＦＳＧ膜の成膜温度よりも、後に成膜するＦＳ
Ｇ膜の成膜温度を低くして各ＦＳＧ膜を成膜する、即
ち、ＦＳＧ膜を成膜する毎に成膜温度を少しずつ低くす
ることで、下層のＦＳＧ膜からのＦの脱離を抑制しつつ
成膜することができ、Ｆの脱離が抑制されたＦＳＧ膜を
有し、膜剥がれの生じない安定した多層配線構造の半導
体装置を製造することが可能である。また、第１の実施
の形態では、第１層ＦＳＧ膜１０５成膜以降の他の工程
を、第４層ＦＳＧ成膜の成膜温度より低い処理温度で処
理しており、各ＦＳＧ膜は各ＦＳＧ膜の成膜以降の他の
工程における処理温度よりも高い温度で成膜している。
このため、全てのプロセスを通して、各ＦＳＧ膜に成膜
温度以上の熱処理が加わらず、ＦＳＧ膜からのＦの脱離
を抑制させることができ、より好適にＦの脱離が抑制さ
れたＦＳＧ膜を有し、膜剥がれの生じない安定した多層
配線構造の半導体装置を製造することが可能である。
【００２９】（第２の実施の形態） 第２の実施の形態は、第１の実施の形態と同様な構成の
多層配線構造の半導体装置を製造する際、ＦＳＧ膜成膜
時に、図５（ａ）に示すように、図３に示すプラズマＣ
ＶＤ装置における基板２０５裏面に向けて導入するＨｅ
導入管２０６からのＨｅ圧力を例えば１０秒ごとに変化
させることで、図５（ｂ）に示すように成膜温度を急速
に昇降させる。このように、第２の実施の形態おいて
は、基板温度を昇降させることで、例えば３９０〜４９
０℃の範囲で成膜温度を変化させながら、第１層ＦＳＧ
膜１０５を成膜する。同様に、第２層ＦＳＧ膜１０５は
成膜温度を例えば３８０〜４８０℃の範囲で、第３層Ｆ
ＳＧ膜１０５は成膜温度を例えば３７０〜４７０℃の範
囲で、第４層ＦＳＧ膜１０５は成膜温度を例えば３６０
〜４１０℃の範囲で変化させで成膜する。なお、好適な
成膜温度の昇降条件としては、成膜温度４００〜４５０
℃の範囲内、昇降温度幅５０〜１００の範囲、昇降間隔
１０〜２０秒ごとである。
【００３０】このように、第２の実施の形態では、ＦＳ
Ｇ膜成膜時に成膜温度を昇降させることにより、ＦＳＧ
膜（特に下層のＦＳＧ膜）に加わるトータルの熱量を少
なくなり、ＦＳＧ膜からのＦの脱離を抑制しつつ成膜す
ることができるので、Ｆの脱離が抑制されたＦＳＧ膜を
有し、膜剥がれの生じない安定した多層配線構造の半導
体装置を製造することが可能である。これは、ＦＳＧ膜
成膜時に、成膜温度が比較的高い温度に到達してもＦＳ
Ｇ膜からのＦの脱離が開始する前に下げるためたど考え
られる。このため、第２の実施の形態では、第１の実施
の形態よりも高温でＦＳＧを成膜することができる。ま
た、同様に、基板に加わるトータルの熱量を少なくでき
るため、メタル配線の抵抗を増加させることなく多層配
線構造の半導体装置を製造することが可能である。さら
に、他の工程（第１層ＦＳＧ膜１０５成膜以降の後工
程）も同様に使用温度を昇降させて処理することで、Ｆ
ＳＧ膜からのＦの脱離を抑制することができ、より好適
にＦの脱離が抑制されたＦＳＧ膜を有し、膜剥がれの生
じない安定した多層配線構造の半導体装置を製造するこ
とが可能である。
【００３１】（第３の実施の形態） 第３の実施の形態は、第１の実施の形態と同様な構成の
多層配線構造の半導体装置を製造する際、各ＦＳＧ膜の
成膜を、図２におけるプラズマＣＶＤ装置におけるチャ
ンバ２００内の圧力を例えば２ｍＴｏｒｒ（０．２６６
６Ｐａ）として、ＳｉＦ4ガス（原料ガス）の未分解成
分（ＳｉＦ3・、ＳｉＦ2・）が発生する圧力より低い圧
力下で行う。
【００３２】通常、チャンバ内のＦは、ＳｉＦ4ガスお
よびプラズマ分解されたＳｉＦ3・、ＳｉＦ2・、ＳｉＦ
・のラジカルの形で存在する（「・」はラジカルを示
す）。このため、成膜が進むとエネルギーがもっとも高
いＳｉＦ・がＦＳＧ膜として消費され、チャンバ内のＳ
ｉＦ・が欠乏し、次にエネルギーの高いＳｉＦ2・ある
いはＳｉＦ3・をＦＳＧ膜中に取り込みやすくなり、こ
の未分解成分であるＳｉＦ2・およびＳｉＦ3・がＦの離
脱の原因となる。このため、第３の実施の形態のよう
に、チャンバ内の圧力を２ｍＴｏｒｒ（０．２６６６Ｐ
ａ）と低圧力下（従来は４ｍＴｏｒｒ（０．５３３２Ｐ
ａ）程度）とすることで、ＳｉＦ4ガス（原料ガス）の
未分解成分（ＳｉＦ3・、ＳｉＦ2・）の生成が抑制さ
れ、チャンバ内にはＳｉＦ・の存在率が高くなり、常
時、ＳｉＦ・を供給することができる。なお、成膜時の
圧力は、２ｍＴｏｒｒ（０．２６６６Ｐａ）に限定され
るわけではなく、ＳｉＦ4ガス（原料ガス）の未分解成
分（ＳｉＦ3・、ＳｉＦ2・）の生成が抑制される圧力で
あればよく、成膜温度あるいはデポレート（成膜速度）
等の兼ね合いから、好ましくは２ｍＴｏｒｒ（０．２６
６６Ｐａ）以下、より好ましくは１〜２ｍＴｏｒｒ
（０．１３３３〜０．２６６６Ｐａ）とすることが好適
である。
【００３３】このように、第３の実施の形態では、Ｓｉ
Ｆ4ガス（原料ガス）の未分解成分（ＳｉＦ3・、ＳｉＦ
2・）の生成が抑制されるような２ｍＴｏｒｒ（０．２
６６６Ｐａ）と低圧力下で、ＦＳＧ膜を成膜すること
で、Ｆの脱離が抑制されたＦＳＧ膜を有し、膜剥がれの
生じない安定した多層配線構造の半導体装置を製造する
ことが可能である。
【００３４】（第４の実施の形態） 第４の実施の形態は、第１の実施の形態と同様な構成の
多層配線構造の半導体装置を製造する際、各ＦＳＧ膜
を、図６に示すように、メタル配線６００を形成した
後、その上にＦＳＧ膜６０１を例えば１００ｎｍ成膜す
る。その後、プラズマ印加およびガス導入を一旦停止
し、チャンバ内を例えば内圧１ｍＴｏｒｒ（０．１３３
３Ｐａ）まで真空に近い状態に真空引きした後、再びＦ
ＳＧ６０２膜を１００ｎｍ成膜する。以下、所望の膜厚
までこの手順を繰り返し成膜する。
【００３５】通常、チャンバ内のＦは、第３の実施の形
態で説明したように、ＳｉＦ4ガスおよびプラズマ分解
されたＳｉＦ3・、ＳｉＦ2・、ＳｉＦ・のラジカルの形
で存在し、この未分解成分であるＳｉＦ3・、ＳｉＦ2・
がＦの離脱の原因となる。このため、このため、第４の
実施の形態のように、ＦＳＧ膜を所望の膜厚まで成膜
し、この成膜を一旦停止し、チャンバ内を例えば内圧１
ｍＴｏｒｒ（０．１３３３Ｐａ）まで真空に近い状態に
真空引きして未分解成分であるＳｉＦ3・、ＳｉＦ2・を
排出すると、再びＦＳＧ膜の成膜を開始する際には、再
びＳｉＦ・が供給されているため、成膜時には常にチャ
ンバ内にはＳｉＦ・の存在率が高くなり、ＳｉＦ2・、
ＳｉＦ3・がＦＳＧ膜中に取り込まれにくくなる。
【００３６】このように、第４の実施の形態では、ＦＳ
Ｇ膜の成膜を一旦停止し、未分解成分であるＳｉＦ
2・、ＳｉＦ3・をチャンバ内から排出した後、再び成膜
を開始し、これを繰り返すことで、所望の膜厚のＦの脱
離が抑制されたＦＳＧ膜を有し、膜剥がれの生じない安
定した多層配線構造の半導体装置を製造することが可能
である。また、第４の実施の形態では、ＦＳＧ膜の成膜
時にチャンバ内の圧力を下げないので、成膜速度を低下
させることなくＦＳＧ膜を成膜することもできる。
【００３７】（第５の実施の形態） 第５の実施の形態は、第１の実施の形態と同様な構成の
多層配線構造の半導体装置を製造する際、各ＦＳＧ膜
を、図７に示すプラズマＣＶＤ装置を用いてＦＳＧ膜を
成膜する。図７に示すプラズマＣＶＤ装置は、ＳｉＦ4
ガスを導入しＳｉＦ・７００を発生させるプラズマ発生
器７０１と、プラズマ発生器７０１からチャンバ２００
内にＳｉＦ・７００を導入する導入管７０２とを備える
以外は、図３に示すプラズマＣＶＤ装置と同様な構成で
ある。
【００３８】図７に示すプラズマＣＶＤ装置では、プラ
ズマ発生器７０１内にＳｉＦ4ガスを導入しＳｉＦ・７
００を発生させ、導入管７０２からチャンバ２００内に
ＳｉＦ・７００を導入する。ＳｉＦ・７００のチャンバ
２００内への導入は、導入管７０２に巻かれたコイル７
０３によって発生させる磁界により行う。また、プラズ
マ発生器７０１は独自で排気ラインを備え、チャンバ２
００と同圧を保持することで導入管７０２を通してのＳ
ｉＦ4ガスの移動を防止している。チャンバ２００内で
は、ガスインジェクタ２０１からＯ2／Ａｒのみが供給
され、導入管７０２からＳｉＦ・が供給され、第１の実
施の形態同様にプラズマ処理を行いＦＳＧ膜を成膜す
る。
【００３９】図７に示すプラズマＣＶＤ装置では、プラ
ズマ発生器７０１で生成されたＳｉＦ・７００は、極性
が高いので、未分解成分であるＳｉＦ2・、ＳｉＦ3・よ
りも優先的に磁界によってチャンバ２００内に供給され
る。さらに、未分解成分であるＳｉＦ2・、ＳｉＦ3・が
チャンバ２００内に供給されても、通常供給されるＳｉ
Ｆ4ガスを分解するのに使われていたプラズマエネルギ
ーがＳｉＦ2・、ＳｉＦ3・の分解に使用され、チャンバ
内のＳｉＦ・の存在率を高くすることができるのでＳｉ
Ｆ・を成膜に効率良く寄与させ、また、未分解成分であ
るＳｉＦ2・、ＳｉＦ3・が膜中に取り込まれにくくな
る。
【００４０】このように、第５の実施の形態では、チャ
ンバ内に直接ＳｉＦ・を導入することで、Ｆの脱離が抑
制されたＦＳＧ膜を有し、膜剥がれの生じない安定した
多層配線構造の半導体装置を製造することが可能であ
る。なお、チャンバ２００内に直接ＳｉＦ・を導入可能
であれば、図７に示すプラズマＣＶＤ装置に限定される
ことはなく、任意のプラズマＣＶＤ装置を用いることが
できる。
【００４１】（第６の実施の形態） 第６の実施の形態は、第１の実施の形態と同様な構成の
多層配線構造の半導体装置を製造する際、各ＦＳＧ膜
を、図８に示すように、メタル配線８００を形成した
後、その上にＦＳＧ膜８０１を成膜し、メタル配線８０
０上のＦＳＧ膜８０１を残膜厚が例えば２００ｎｍとな
るようにＣＭＰ法により除去する。続いて、ＦＳＧ膜１
０８上にＳｉ−ｒｉｃｈなシリコン酸化膜をフッ素の離
脱を抑制させるキャップ膜８０２として例えば１００ｎ
ｍの膜厚で成膜する。さらにキャップ膜８０２上にＦＳ
Ｇ膜８０３を例えば２００ｎｍの膜厚で成膜し、当該Ｆ
ＳＧ膜８０３上に同様にＳｉ−ｒｉｃｈなシリコン酸化
膜をフッ素の離脱を抑制させるキャップ膜８０２として
例えば１００ｎｍの膜厚で成膜する。このように、目的
とする１層のＦＳＧ膜を分割して成膜し、キャップ膜が
挿入された所望の膜厚のＦＳＧ膜を成膜する。また、上
記成膜を複数繰り返すことで、図９に示すように、複数
のキャップ膜が挿入された所望の膜厚のＦＳＧ膜を成膜
することができる。このとき、ＦＳＧ膜８０３の膜厚を
例えば８０ｎｍとし、キャップ膜８０２を例えば２０ｎ
ｍとして、各膜を薄くして成膜する。なお、少なくとも
一層のキャップ膜が挿入されたＦＳＧ膜全体の厚みを所
望の膜厚とした１層のＦＳＧ膜を形成する場合、分割し
て成膜する各ＦＳＧ膜の膜厚は４０〜８０ｎｍ、挿入さ
れる各キャップ膜の膜厚は、１０〜４００ｎｍであるこ
とが好ましい。
【００４２】通常の半導体装置は、ＦＳＧ膜表面のみに
キャップ膜が成膜した構成であり、このような構成で熱
処理を行うとＦＳＧ膜中の全ての遊離Ｆがキャップ膜も
しくはその近傍に集中するため、キャップ膜で全てのＦ
をトラップできなくなる。これは、ＣＭＰ法よりキャッ
プ膜がオーバー研磨されると顕著になる。このため、第
６の実施の形態のように、ＦＳＧ膜及びキャップ膜を連
続して交互に成膜することで、キャップ膜が挿入された
所望の膜厚のＦＳＧ膜を得ることができ、これによりよ
り確実にＦＳＧ膜からＦをトラップすることができる。
また、ＦＳＧ膜中の遊離Ｆが一箇所に集中することによ
り、ＦＳＧ膜中のＦプロファイルに不均一が生じ、その
結果Ｆが少なく容量の高い箇所が発生する。一箇所でも
容量の高い部分があるとトータルの層間容量は高くなる
不利も発生する。このため、第６の実施の形態のよう
に、ＦＳＧ膜及びキャップ膜を連続して交互に成膜する
ことで、キャップ膜が挿入された所望の膜厚のＦＳＧ膜
を成膜し、ＦＳＧ膜間のキャップ膜に集中するＦを半減
させ、Ｆの欠乏による層間容量の増加も抑制できる。さ
らに、挿入したキャップ膜はＣＭＰ法による膜減りがな
いため特性ばらつきを少なくできる。また、図９に示す
ように、ＦＳＧ膜にキャップ膜を複数層挿入すると遊離
Ｆの集中およびＦの欠乏をさらに抑制することができ
る。さらにキャップ膜の薄膜化によりエッチング後のＦ
ＳＧ膜／キャップ膜界面のスルーホール（ＴＨ）形状差
を少なくすることができる。
【００４３】このように、第６の実施の形態では、フッ
素含有シリコン酸化膜とキャップ膜とを交互に成膜し
て、ＦＳＧ膜の成膜を厚み方向に分割して行い、キャッ
プ膜が挿入されたＦＳＧ膜全体の厚みを所望の膜厚とし
た１層のＦＳＧ膜を成膜することで、Ｆの脱離が抑制さ
れたＦＳＧ膜を有し、膜剥がれの生じない安定した多層
配線構造の半導体装置を製造することが可能である。
【００４４】本発明の半導体装置の製造方法において
は、上述のように、フッ素の離脱が抑制されたフッ素含
有シリコン酸化膜（ＦＳＧ膜）を成膜できるので、得ら
れたＦＳＧ膜は非常にフッ素濃度が高い膜となってい
る。一般にフッ素濃度が高いＦＳＧ膜は、誘電率が低い
傾向があるため、層間絶縁膜として非常に有効であり、
性能が安定した半導体装置となる。
【００４５】なお、上記何れの実施の形態に係る本発明
の半導体装置の製造方法においても、限定的に解釈され
るものではなく、本発明の要件を満足する範囲内で実現
可能であることは、言うまでもない。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
プラズマＣＶＤ法を用いて、フッ素の離脱が抑制された
フッ素含有シリコン酸化膜（ＦＳＧ膜）を有し、膜剥が
れの生じない安定した半導体装置を得ることができる半
導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 実施の形態に係る半導体装置の製造方法のプ
ロセスフローの一例を示す概略図である。
【図２】 実施の形態に係る半導体装置の製造方法によ
り得られる半導体装置の一例を示す概略構成図である。
【図３】 実施の形態に係る半導体装置の製造方法で用
いられるプラズマＣＶＤ装置の一例を示す概略構成図で
ある。
【図４】 ＦＳＧ膜のＦ脱ガス量温度依存性について示
す図である。
【図５】 ＦＳＧ膜成膜時の成膜温度の昇降条件の１例
を示す図である。
【図６】 実施の形態に係る半導体装置の製造方法にお
けるＦＳＧ膜の成膜方法の１例について説明する概略構
成図である。
【図７】 実施の形態に係る半導体装置の製造方法で用
いられるプラズマＣＶＤ装置の一例を示す概略構成図で
ある。
【図８】 実施の形態に係る半導体装置の製造方法にお
けるＦＳＧ膜の成膜方法の１例について説明する概略構
成図である。
【図９】 実施の形態に係る半導体装置の製造方法にお
けるＦＳＧ膜の成膜方法の１例について説明する概略構
成図である。
【図１０】 従来の半導体装置の製造方法のプロセスフ
ローの一例を示す概略図である。
【符号の説明】
１０１ 基板 １０２ 絶縁膜 １０３ａ アルミ合金 １０３ｂ 高融点金属 １０３ 金属積層膜 １０４ メタル配線 １０５ ＦＳＧ膜 １０６ キャップ膜 １０７ スルーホール １０８ ＴｉＮ膜 １０９ Ｗ膜 ２００ チャンバ ２０１ ガスインジェクタ ２０２ 排気口 ２０３ ベルジャー ２０４ 静電チャック ２０５ 基板 ２０６ 導入管
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−330926（ＪＰ，Ａ) 特開 平10−144683（ＪＰ，Ａ) 特開 平10−199873（ＪＰ，Ａ) 特開 平10−242142（ＪＰ，Ａ) 特開 平11−8235（ＪＰ，Ａ) 特開2001−267310（ＪＰ，Ａ) 特開2002−100628（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 チャンバ内に基板を配置し、プラズマＣ
    ＶＤ法を用いて前記基板上に少なくとも２層のフッ素含
    有シリコン酸化膜を成膜する工程を含み、 前記フッ素含有シリコン酸化膜を当該シリコン酸化膜か
    らのフッ素の離脱を抑制させるよう成膜する半導体装置
    の製造方法であって、先に成膜する前記フッ素含有シリコン酸化膜の成膜温度
    よりも、後に成膜する前記フッ素含有シリコン酸化膜の
    成膜温度を低くする ことを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】 前記フッ素含有シリコン酸化膜を、前記
    フッ素含有シリコン酸化膜を成膜する工程以降の他の工
    程における温度よりも高い成膜温度で成膜することを特
    徴とする請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記フッ素含有シリコン酸化膜を、４５
    ０℃以下の成膜温度で成膜することを特徴とする請求項
    １又は２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記フッ素含有シリコン酸化膜を成膜す
    る際、成膜温度を昇降させることを特徴とする請求項１
    に記載の半導体装置の製造方法。
  5. 【請求項５】 プラズマによる原料ガスの未分解成分が
    発生する圧力より低い圧力下で、前記フッ素含有シリコ
    ン酸化膜を成膜することを特徴とする請求項１に記載の
    半導体装置の製造方法。
  6. 【請求項６】 目的とする１層の前記フッ素含有シリコ
    ン酸化膜を成膜する際、成膜を一旦停止し、プラズマに
    より生成したＳｉＦ4ガスの未分解成分を前記チャンバ
    内から排出した後、再び成膜を開始することを特徴とす
    る請求項１に記載の半導体装置の製造方法。
  7. 【請求項７】 前記チャンバ内に直接ＳｉＦ・（・はラ
    ジカルを示す）を導入して、前記フッ素含有シリコン酸
    化膜を成膜することを特徴とする請求項１に記載の半導
    体装置の製造方法。
  8. 【請求項８】 目的とする１層の前記フッ素含有シリコ
    ン酸化膜を厚み方向に分割して成膜し、且つ分割して成
    膜する前記各フッ素含有シリコン酸化膜間に、前記フッ
    素含有シリコン酸化膜からのフッ素の離脱を抑制させる
    キャップ膜を成膜して、前記キャップ膜が挿入された前
    記フッ素含有シリコン酸化膜全体の厚みを所望の膜厚と
    することを特徴とする請求項１に記載の半導体装置の製
    造方法。
  9. 【請求項９】 基板上に、配線層を形成する工程と前記
    フッ素含有シリコン酸化膜を成膜する工程とを含み、前
    記各工程を複数回繰り返すことで、多層配線構造の半導
    体装置を製造することを特徴とする請求項１〜８のいず
    れかに記載の半導体装置の製造方法。
JP2002142683A 2002-05-17 2002-05-17 半導体装置の製造方法 Expired - Fee Related JP3504940B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002142683A JP3504940B2 (ja) 2002-05-17 2002-05-17 半導体装置の製造方法
US10/246,675 US6998340B2 (en) 2002-05-17 2002-09-19 Method of manufacturing semiconductor device
US11/221,832 US7419919B2 (en) 2002-05-17 2005-09-09 Method of manufacturing semiconductor device
US12/183,287 US7985696B2 (en) 2002-05-17 2008-07-31 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002142683A JP3504940B2 (ja) 2002-05-17 2002-05-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003332330A JP2003332330A (ja) 2003-11-21
JP3504940B2 true JP3504940B2 (ja) 2004-03-08

Family

ID=29417010

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002142683A Expired - Fee Related JP3504940B2 (ja) 2002-05-17 2002-05-17 半導体装置の製造方法

Country Status (2)

Country Link
US (3) US6998340B2 (ja)
JP (1) JP3504940B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12040228B2 (en) 2019-09-13 2024-07-16 Kioxia Corporation Semiconductor device and manufacturing method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3504940B2 (ja) * 2002-05-17 2004-03-08 沖電気工業株式会社 半導体装置の製造方法
JP5006203B2 (ja) * 2005-10-19 2012-08-22 パナソニック株式会社 金属酸化膜の形成方法、金属酸化膜及び光学電子デバイス
US8993434B2 (en) * 2010-09-21 2015-03-31 Applied Materials, Inc. Methods for forming layers on a substrate
CN104241120B (zh) * 2013-06-13 2017-03-22 无锡华润上华科技有限公司 防止硅片边缘黏附层脱落的方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410558A (en) * 1980-05-19 1983-10-18 Energy Conversion Devices, Inc. Continuous amorphous solar cell production system
US4519339A (en) * 1981-03-16 1985-05-28 Sovonics Solar Systems Continuous amorphous solar cell production system
US6191026B1 (en) * 1996-01-09 2001-02-20 Applied Materials, Inc. Method for submicron gap filling on a semiconductor substrate
US6001728A (en) 1996-03-15 1999-12-14 Applied Materials, Inc. Method and apparatus for improving film stability of halogen-doped silicon oxide films
US5827785A (en) 1996-10-24 1998-10-27 Applied Materials, Inc. Method for improving film stability of fluorosilicate glass films
JPH10144683A (ja) 1996-10-25 1998-05-29 Applied Materials Inc Ｆｓｇ膜のギャップ充填能及び膜安定性向上のための装置及び方法
JPH10242142A (ja) 1997-02-21 1998-09-11 Nippon Asm Kk 半導体素子とその製造方法
US6228781B1 (en) * 1997-04-02 2001-05-08 Applied Materials, Inc. Sequential in-situ heating and deposition of halogen-doped silicon oxide
US6077764A (en) 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
JP3178375B2 (ja) * 1997-06-03 2001-06-18 日本電気株式会社 絶縁膜の形成方法
US5937323A (en) * 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
US6136685A (en) * 1997-06-03 2000-10-24 Applied Materials, Inc. High deposition rate recipe for low dielectric constant films
US6018065A (en) * 1997-11-10 2000-01-25 Advanced Technology Materials, Inc. Method of fabricating iridium-based materials and structures on substrates, iridium source reagents therefor
JP3581546B2 (ja) * 1997-11-27 2004-10-27 キヤノン株式会社 微結晶シリコン膜形成方法および光起電力素子の製造方法
JPH11233801A (ja) * 1998-02-17 1999-08-27 Canon Inc 微結晶シリコン膜の形成方法、および光起電力素子
US6218284B1 (en) * 1999-02-01 2001-04-17 United Microelectronics, Corp. Method for forming an inter-metal dielectric layer
US6180540B1 (en) * 1999-02-18 2001-01-30 Taiwan Semiconductor Manufacturing Company Method for forming a stabilized fluorosilicate glass layer
US6413871B2 (en) * 1999-06-22 2002-07-02 Applied Materials, Inc. Nitrogen treatment of polished halogen-doped silicon glass
US6165915A (en) * 1999-08-11 2000-12-26 Taiwan Semiconductor Manufacturing Company Forming halogen doped glass dielectric layer with enhanced stability
US6319814B1 (en) * 1999-10-12 2001-11-20 United Microelectronics Corp. Method of fabricating dual damascene
TW429516B (en) * 1999-10-22 2001-04-11 United Microelectronics Corp Manufacturing method for inter-metal dielectrics
JP4387573B2 (ja) * 1999-10-26 2009-12-16 東京エレクトロン株式会社 プロセス排気ガスモニタ装置及び方法、半導体製造装置、及び半導体製造装置管理システム及び方法
US6372291B1 (en) * 1999-12-23 2002-04-16 Applied Materials, Inc. In situ deposition and integration of silicon nitride in a high density plasma reactor
EP1123991A3 (en) * 2000-02-08 2002-11-13 Asm Japan K.K. Low dielectric constant materials and processes
US6541400B1 (en) * 2000-02-09 2003-04-01 Novellus Systems, Inc. Process for CVD deposition of fluorinated silicon glass layer on semiconductor wafer
JP2002057212A (ja) * 2000-08-09 2002-02-22 Mitsubishi Electric Corp 半導体装置、及び半導体装置の製造方法
JP2001267310A (ja) 2000-03-17 2001-09-28 Tokyo Electron Ltd プラズマ成膜方法及びその装置
US6380066B1 (en) * 2000-03-21 2002-04-30 Chartered Semiconductor Manufacturing Ltd. Methods for eliminating metal corrosion by FSG
US6511923B1 (en) * 2000-05-19 2003-01-28 Applied Materials, Inc. Deposition of stable dielectric films
US6376360B1 (en) * 2000-08-18 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Effective retardation of fluorine radical attack on metal lines via use of silicon rich oxide spacers
US6479098B1 (en) * 2000-12-26 2002-11-12 Taiwan Semiconductor Manufacturing Company Method to solve particle performance of FSG layer by using UFU season film for FSG process
JP3504940B2 (ja) * 2002-05-17 2004-03-08 沖電気工業株式会社 半導体装置の製造方法
US6953608B2 (en) * 2003-04-23 2005-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Solution for FSG induced metal corrosion & metal peeling defects with extra bias liner and smooth RF bias ramp up
US7390757B2 (en) * 2005-11-15 2008-06-24 Applied Materials, Inc. Methods for improving low k FSG film gap-fill characteristics

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12040228B2 (en) 2019-09-13 2024-07-16 Kioxia Corporation Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20030216054A1 (en) 2003-11-20
JP2003332330A (ja) 2003-11-21
US7985696B2 (en) 2011-07-26
US20060009045A1 (en) 2006-01-12
US7419919B2 (en) 2008-09-02
US6998340B2 (en) 2006-02-14
US20080290473A1 (en) 2008-11-27

Similar Documents

Publication Publication Date Title
JP2913918B2 (ja) 半導体装置の製造方法
TWI299189B (en) Semiconductor device fabrication method
JPH06349950A (ja) 半導体装置及びその製造方法
JP3504940B2 (ja) 半導体装置の製造方法
JPH10178014A (ja) 半導体装置の製造方法
WO2000054328A1 (fr) Systeme de fabrication de dispositif semi-conducteur
JP2000058643A (ja) プラグの形成方法
JP3628570B2 (ja) タングステン薄膜の形成方法、半導体装置の製造方法
JP2001250817A (ja) ドライエッチング方法及び半導体装置の製造方法
JPH0547720A (ja) 自然酸化膜の除去方法
JP3399583B2 (ja) 半導体装置の製造方法
JPH10116830A (ja) 配線形成方法
JP2003209169A (ja) 半導体装置の製造方法
JPH05267220A (ja) 半導体装置の密着層及びメタルプラグ形成方法
JPH0927457A (ja) 薄膜堆積方法
JPH05347270A (ja) 金属プラグの形成方法及びこれに用いるウェハ処理装置
WO1999035675A1 (fr) Procede pour former un film de titane par d.c.p.v.
JPH1112744A (ja) 化学的気相成長装置およびそのクリーニング方法
JP2674654B2 (ja) 半導体装置の製造方法
JPH05343354A (ja) 半導体装置の密着層及びメタルプラグ形成方法
JPH06302563A (ja) 半導体集積回路の製造方法
JPH08125018A (ja) 半導体装置の製造方法
JP2000269206A (ja) 半導体装置の製造方法および薄膜形成方法
JP2000150471A (ja) エッチング装置及びこれを用いた半導体装置の製造方法
JPH06151410A (ja) 窒化チタン膜の形成方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031209

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031211

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081219

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081219

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091219

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091219

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101219

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101219

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111219

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111219

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121219

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121219

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees