JP2002118170A - 半導体装置及びその形成方法 - Google Patents
半導体装置及びその形成方法Info
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Abstract
(57)【要約】
【課題】半導体装置の金属ビアコンタクト及びその形成
方法を提供する。 【解決手段】本発明は、基板に１絶縁膜、ＳＯＧ低誘電
膜、第２誘電膜及びシリコン酸化窒化膜を順次に積層す
る段階と、フォトレジストビアパターンを形成する段階
と、ビアパターンをエッチングマスクとしてシリコン酸
化窒化膜及び第２絶縁膜の一部を湿式エッチングする段
階と、ビアパターンをエッチングマスクとして異方性乾
式エッチングを実施して基板の上面を露出させるビアホ
ールを形成する段階と、フォトレジストビアパターンを
除去する段階と、フォトレジストビアパターンを除去し
た基板に対して高周波エッチングを実施してビアホール
の逆傾斜部分を除去する段階、逆傾斜を除去したビアホ
ールに金属プラグを形成する段階とを含む。
方法を提供する。 【解決手段】本発明は、基板に１絶縁膜、ＳＯＧ低誘電
膜、第２誘電膜及びシリコン酸化窒化膜を順次に積層す
る段階と、フォトレジストビアパターンを形成する段階
と、ビアパターンをエッチングマスクとしてシリコン酸
化窒化膜及び第２絶縁膜の一部を湿式エッチングする段
階と、ビアパターンをエッチングマスクとして異方性乾
式エッチングを実施して基板の上面を露出させるビアホ
ールを形成する段階と、フォトレジストビアパターンを
除去する段階と、フォトレジストビアパターンを除去し
た基板に対して高周波エッチングを実施してビアホール
の逆傾斜部分を除去する段階、逆傾斜を除去したビアホ
ールに金属プラグを形成する段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の形成方法に関し、例えば、ベース絶縁膜、低誘電膜及
びキャッピング用絶縁膜構造を含む層間絶縁膜に形成さ
れる金属ビアコンタクトを有する半導体装置及びその形
成方法に関する。
の形成方法に関し、例えば、ベース絶縁膜、低誘電膜及
びキャッピング用絶縁膜構造を含む層間絶縁膜に形成さ
れる金属ビアコンタクトを有する半導体装置及びその形
成方法に関する。
【０００２】
【従来の技術】半導体装置の素子高集積化に従って、素
子及び配線の寸法が小さくなり、狭い表面に多数の素子
を形成する方法として素子及び配線が立体化されつつあ
る。配線の立体化は多層配線を有する半導体装置で典型
的である。多層配線の形成工程は、半導体装置の素子の
トランジスタ、キャパシタ及びビットラインを形成する
工程が前段階工程であるに対して、後段階工程と呼ばれ
る。
子及び配線の寸法が小さくなり、狭い表面に多数の素子
を形成する方法として素子及び配線が立体化されつつあ
る。配線の立体化は多層配線を有する半導体装置で典型
的である。多層配線の形成工程は、半導体装置の素子の
トランジスタ、キャパシタ及びビットラインを形成する
工程が前段階工程であるに対して、後段階工程と呼ばれ
る。
【０００３】後段階工程で層間絶縁膜の形成に使用する
材質としては、配線層と配線層との間の距離や、同一層
間絶縁膜における配線間の距離が狭くなることによる寄
生キャパシタの増加を抑えるために、低誘電膜を使用す
る場合が増加している。しかし、低誘電膜は、一般的に
段差部分において下地膜とのアドヒジョン（ａｄｈｅｓ
ｉｏｎ）がよくないので、十分にギャップフィルされな
い。従って、先ず、基板にＴＥＯＳ（ｔｅｔｒａ ｅｔ
ｈｙｌｅｎｅ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）膜のよ
うに下地膜と低誘電膜とのアドヒジョンを高めるウェッ
ティングレイヤー（ｗｅｔｔｉｎｇ ｌａｙｅｒ）でベ
ース絶縁膜を形成し、段差構造の平坦化に優れたＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）方式のＨＳＱ（ｈｙｄ
ｒｏ ｓｉｌｓｅｓｑｕｏｘａｎｅ）のような低誘電膜
で絶縁膜を形成することが一般的である。
材質としては、配線層と配線層との間の距離や、同一層
間絶縁膜における配線間の距離が狭くなることによる寄
生キャパシタの増加を抑えるために、低誘電膜を使用す
る場合が増加している。しかし、低誘電膜は、一般的に
段差部分において下地膜とのアドヒジョン（ａｄｈｅｓ
ｉｏｎ）がよくないので、十分にギャップフィルされな
い。従って、先ず、基板にＴＥＯＳ（ｔｅｔｒａ ｅｔ
ｈｙｌｅｎｅ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）膜のよ
うに下地膜と低誘電膜とのアドヒジョンを高めるウェッ
ティングレイヤー（ｗｅｔｔｉｎｇ ｌａｙｅｒ）でベ
ース絶縁膜を形成し、段差構造の平坦化に優れたＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）方式のＨＳＱ（ｈｙｄ
ｒｏ ｓｉｌｓｅｓｑｕｏｘａｎｅ）のような低誘電膜
で絶縁膜を形成することが一般的である。
【０００４】又、ＨＳＱのような低誘電膜は、コンタク
トホールの形成等のためにパターニングをした後、フォ
トレジストを除去する段階でアッシングのために供給す
る酸素と反応して水を作り、これが原因となって亀裂が
発生する等の問題点がある。従って、低誘電膜の上部
に、媒介的なエッチングマスク又はハードマスクの役割
をするＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅ
ｄ ＴＥＯＳ）のようなキャッピング用絶縁膜をさらに
形成する。その結果、低誘電膜を採用する場合の層間絶
縁膜は、一般には、ベース絶縁膜、低誘電膜、キャッピ
ング絶縁膜の３層構造である。
トホールの形成等のためにパターニングをした後、フォ
トレジストを除去する段階でアッシングのために供給す
る酸素と反応して水を作り、これが原因となって亀裂が
発生する等の問題点がある。従って、低誘電膜の上部
に、媒介的なエッチングマスク又はハードマスクの役割
をするＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅ
ｄ ＴＥＯＳ）のようなキャッピング用絶縁膜をさらに
形成する。その結果、低誘電膜を採用する場合の層間絶
縁膜は、一般には、ベース絶縁膜、低誘電膜、キャッピ
ング絶縁膜の３層構造である。
【０００５】一方、多層配線で配線の材質としては、ア
ルミ又はアルミ含有合金を使用する場合が多い。層と層
の間で配線の連結のために層間絶縁膜にコンタクトホー
ルを形成し、金属プラグを充填してビアコンタクトを形
成する場合、特に、スパッタリングとリフローを使用し
て形成するアルミのような金属コンタクトプラグを採用
する場合、高集積化に伴うコンタクトの幅の縮小によっ
てアスペクト比が増加する問題点がある。即ち、コンタ
クトプラグを形成する過程で正常にギャップフィルされ
ずにボイドが形成され、これによって、コンタクトの抵
抗が高くなったり、断線したりする等、配線の安定性が
低下しうる。
ルミ又はアルミ含有合金を使用する場合が多い。層と層
の間で配線の連結のために層間絶縁膜にコンタクトホー
ルを形成し、金属プラグを充填してビアコンタクトを形
成する場合、特に、スパッタリングとリフローを使用し
て形成するアルミのような金属コンタクトプラグを採用
する場合、高集積化に伴うコンタクトの幅の縮小によっ
てアスペクト比が増加する問題点がある。即ち、コンタ
クトプラグを形成する過程で正常にギャップフィルされ
ずにボイドが形成され、これによって、コンタクトの抵
抗が高くなったり、断線したりする等、配線の安定性が
低下しうる。
【０００６】さらに、層間絶縁膜にＳＯＧで形成するＨ
ＳＱのような低誘電膜を採用する場合、コンタクトホー
ルを形成する過程で３層の層間絶縁膜で、低誘電膜の高
エッチング率とアッシング段階での酸素作用によって低
誘電膜の側壁が凹んで形成されるボーイング（ｂｏｗｉ
ｎｇ）現象が発生する。ボーイング現象はビアホールの
側壁に逆傾斜を発生させ、これがプラグの形成段階でギ
ャップフィルを難しくする。図１は、従来技術でボーイ
ングが発生したビアホールに金属層１７を充填する時、
ボイド１９が発生した状態を示す。
ＳＱのような低誘電膜を採用する場合、コンタクトホー
ルを形成する過程で３層の層間絶縁膜で、低誘電膜の高
エッチング率とアッシング段階での酸素作用によって低
誘電膜の側壁が凹んで形成されるボーイング（ｂｏｗｉ
ｎｇ）現象が発生する。ボーイング現象はビアホールの
側壁に逆傾斜を発生させ、これがプラグの形成段階でギ
ャップフィルを難しくする。図１は、従来技術でボーイ
ングが発生したビアホールに金属層１７を充填する時、
ボイド１９が発生した状態を示す。
【０００７】ボーイング現象を防止したり、修復したり
するための方法は大韓民国特許出願第１９９８−０００
９６７号，同１９９７−０２６３１号に開示されてい
る。しかし、この技術では、フォトレジスタパターンが
ある状態で高周波エッチングを実施してフォトレジスタ
を除去する時に問題が発生しうるし、ビアホールのパタ
ーニングで異方性エッチングだけで形成された狭い入口
には、スパッタリングによってビアホールのプラグを形
成する時にオーバーハングが発生しやすいし、フォトレ
ジスタパターンが除去された状態で高周波エッチングを
実施する場合において、ビアホールの入口が広すぎて、
上部配線を形成する時にブリッジが発生するおそれがあ
る。
するための方法は大韓民国特許出願第１９９８−０００
９６７号，同１９９７−０２６３１号に開示されてい
る。しかし、この技術では、フォトレジスタパターンが
ある状態で高周波エッチングを実施してフォトレジスタ
を除去する時に問題が発生しうるし、ビアホールのパタ
ーニングで異方性エッチングだけで形成された狭い入口
には、スパッタリングによってビアホールのプラグを形
成する時にオーバーハングが発生しやすいし、フォトレ
ジスタパターンが除去された状態で高周波エッチングを
実施する場合において、ビアホールの入口が広すぎて、
上部配線を形成する時にブリッジが発生するおそれがあ
る。
【０００８】
【発明が解決しようとする課題】本発明は、ボーイング
現象によるボイドを防止できる金属ビアコンタクトを有
する半導体装置及びその形成方法を提供することを目的
とする。
現象によるボイドを防止できる金属ビアコンタクトを有
する半導体装置及びその形成方法を提供することを目的
とする。
【０００９】本発明は、ビアホールの入口が広くなって
上部配線に短絡が発生することを抑制できる金属ビアコ
ンタクトを有する半導体装置及びその形成方法を提供す
ることを目的とする。
上部配線に短絡が発生することを抑制できる金属ビアコ
ンタクトを有する半導体装置及びその形成方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】前述の目的を達成するた
めの本発明は、第１絶縁膜、ＳＯＧ低誘電膜、第２誘電
膜、シリコン酸化窒化膜の４層構造を有する層間絶縁膜
にスパッタリングによって形成された、上部は広く、下
部は狭い金属ビアコンタクトを有することを特徴とす
る。
めの本発明は、第１絶縁膜、ＳＯＧ低誘電膜、第２誘電
膜、シリコン酸化窒化膜の４層構造を有する層間絶縁膜
にスパッタリングによって形成された、上部は広く、下
部は狭い金属ビアコンタクトを有することを特徴とす
る。
【００１１】本発明の半導体装置で、第１絶縁膜と第２
絶縁膜は、主に、ＣＶＤシリコン酸化膜からなり、望ま
しくは、ＰＥ−ＴＥＯＳ酸化膜からなる。
絶縁膜は、主に、ＣＶＤシリコン酸化膜からなり、望ま
しくは、ＰＥ−ＴＥＯＳ酸化膜からなる。
【００１２】又、ＳＯＧ低誘電膜膜はＨＳＱからなるこ
とが望ましい。
とが望ましい。
【００１３】前述の目的を達成するための本発明は、基
板に第１絶縁膜、ＳＯＧ低誘電膜、第２誘電膜及びシリ
コン酸化窒化膜を順次に積層する段階と、フォトレジス
トビアパターンを形成する段階と、ビアパターンをエッ
チングマスクとしてシリコン酸化窒化膜及び第２絶縁膜
の一部を湿式エッチングする段階と、ビアパターンをエ
ッチングマスクとして異方性乾式エッチングを実施して
基板の上面を露出させるビアホールを形成する段階と、
フォトレジストビアパターンを除去する段階と、フォト
レジストビアパターンを除去した基板に対して高周波エ
ッチングを実施してビアホールの逆傾斜部分を除去する
段階と、逆傾斜を除去したビアホールに金属プラグを形
成する段階とを含む。
板に第１絶縁膜、ＳＯＧ低誘電膜、第２誘電膜及びシリ
コン酸化窒化膜を順次に積層する段階と、フォトレジス
トビアパターンを形成する段階と、ビアパターンをエッ
チングマスクとしてシリコン酸化窒化膜及び第２絶縁膜
の一部を湿式エッチングする段階と、ビアパターンをエ
ッチングマスクとして異方性乾式エッチングを実施して
基板の上面を露出させるビアホールを形成する段階と、
フォトレジストビアパターンを除去する段階と、フォト
レジストビアパターンを除去した基板に対して高周波エ
ッチングを実施してビアホールの逆傾斜部分を除去する
段階と、逆傾斜を除去したビアホールに金属プラグを形
成する段階とを含む。
【００１４】ビアパターンを除去する段階は、例えば、
アッシング、ストリッピング又はこれらの組合によって
行われる。
アッシング、ストリッピング又はこれらの組合によって
行われる。
【００１５】そして、ビアホールの逆傾斜を除去するた
めの高周波エッチングは、望ましくは、シリコン酸化窒
化膜を全部除去する時まで行われる。ビアホールに金属
プラグを形成する段階は、アルミスパッタリングによっ
て実施することが望ましい。これは高周波エッチング段
階をスパッタリング装置で実施することが一般的である
ので、同一の装置でスパッタリングによって金属プラグ
を形成する場合、工程上の移動を減らして工程を単純化
できるためである。さらに、アルミスパッタリングに続
いて熱フロー段階を実施することが望ましい。高周波エ
ッチング段階は、スパッタ装置において、金属プラグ形
成方法とインサイチュー法で実施されることが望まし
い。
めの高周波エッチングは、望ましくは、シリコン酸化窒
化膜を全部除去する時まで行われる。ビアホールに金属
プラグを形成する段階は、アルミスパッタリングによっ
て実施することが望ましい。これは高周波エッチング段
階をスパッタリング装置で実施することが一般的である
ので、同一の装置でスパッタリングによって金属プラグ
を形成する場合、工程上の移動を減らして工程を単純化
できるためである。さらに、アルミスパッタリングに続
いて熱フロー段階を実施することが望ましい。高周波エ
ッチング段階は、スパッタ装置において、金属プラグ形
成方法とインサイチュー法で実施されることが望まし
い。
【００１６】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００１７】図２は、下部導電領域を有する基板１０に
ＰＥ−ＴＥＯＳ膜１１、ＳＯＧ低誘電膜１３、ＰＥ−Ｔ
ＥＯＳ膜１５を順次に積層し、その上にシリコン酸化窒
化膜３１を積層した状態を示す。ＳＯＧ低誘電膜１３を
形成する材質としてＨＳＱが代表的であり、ＦＯｘ、Ｈ
ＯＳＰ、Ｎａｎｏ Ｇｌａｓｓ等を使用することができ
る。低誘電膜は、通常、絶縁膜として使用する比誘電率
が４のシリコン酸化膜を基準にする時、これより低誘電
率の絶縁膜である比誘電率が３．７以下の誘電膜、望ま
しくは、比誘電率が３．３以下の誘電膜を意味し、Ｓｉ
ＯＦ等の材質も選択可能である。
ＰＥ−ＴＥＯＳ膜１１、ＳＯＧ低誘電膜１３、ＰＥ−Ｔ
ＥＯＳ膜１５を順次に積層し、その上にシリコン酸化窒
化膜３１を積層した状態を示す。ＳＯＧ低誘電膜１３を
形成する材質としてＨＳＱが代表的であり、ＦＯｘ、Ｈ
ＯＳＰ、Ｎａｎｏ Ｇｌａｓｓ等を使用することができ
る。低誘電膜は、通常、絶縁膜として使用する比誘電率
が４のシリコン酸化膜を基準にする時、これより低誘電
率の絶縁膜である比誘電率が３．７以下の誘電膜、望ま
しくは、比誘電率が３．３以下の誘電膜を意味し、Ｓｉ
ＯＦ等の材質も選択可能である。
【００１８】段差の下部基板１０にＳＯＧ低誘電膜１３
を形成する過程で下地膜との界面で活性がよくなくて、
良好にギャップフィルされないことを防止するために、
まず、ウェッティングレイヤーとしてＰＥ−ＴＥＯＳ膜
１１を数百乃至千Å積層する。続いて、ＳＯＧ方式で低
誘電膜１３を積層する。積層厚さは数千Åであり、スピ
ナの回転速度によって厚さを調節できる。塗布された低
誘電膜１３は１００乃至３００℃でソフトベークによっ
て水分及び溶媒除去され、４００℃で３０分間のアニー
リングによって膜質が堅固にされる。又、パターニング
の後のフォトレジストを除去するために低誘電膜の上に
１０００乃至３０００Å程度のＰＥ−ＴＥＯＳ膜１５を
積層する。
を形成する過程で下地膜との界面で活性がよくなくて、
良好にギャップフィルされないことを防止するために、
まず、ウェッティングレイヤーとしてＰＥ−ＴＥＯＳ膜
１１を数百乃至千Å積層する。続いて、ＳＯＧ方式で低
誘電膜１３を積層する。積層厚さは数千Åであり、スピ
ナの回転速度によって厚さを調節できる。塗布された低
誘電膜１３は１００乃至３００℃でソフトベークによっ
て水分及び溶媒除去され、４００℃で３０分間のアニー
リングによって膜質が堅固にされる。又、パターニング
の後のフォトレジストを除去するために低誘電膜の上に
１０００乃至３０００Å程度のＰＥ−ＴＥＯＳ膜１５を
積層する。
【００１９】続いて積層するシリコン酸化窒化膜３１
は、本発明の１つの特徴的な部分であり、数百Å程度の
薄いものとする。シリコン酸化窒化膜３１が残ると、低
誘電膜の利点が減殺されるので、シリコン酸化窒化膜３
１は、後続のＲＦエッチング段階で全部除去できる厚さ
に積層することが望ましい。
は、本発明の１つの特徴的な部分であり、数百Å程度の
薄いものとする。シリコン酸化窒化膜３１が残ると、低
誘電膜の利点が減殺されるので、シリコン酸化窒化膜３
１は、後続のＲＦエッチング段階で全部除去できる厚さ
に積層することが望ましい。
【００２０】図３を参照すると、シリコン酸化窒化膜３
１の上にフォトレジストビアパターン３３を形成する。
フォトレジストビアパターン３３はビアコンタクトを形
成するためのビアパターンである。フォトレジスト層を
スピンコティング方式で塗布し、これをビアホール用の
開口を有するフォトマスクを利用して露光し、現像する
通常の方式によってフォレジスタパターン３３を形成す
る。シリコン酸化窒化膜はＡＲＣ（ａｎｔｉ ｒｅｆｌ
ｅｃｔｉｏｎ ｃｏａｔｉｎｇ）のために塗布されたも
のではないが、ＡＲＣの役割もするので、高集積半導体
装置の精密なパターニングに役に立つ。
１の上にフォトレジストビアパターン３３を形成する。
フォトレジストビアパターン３３はビアコンタクトを形
成するためのビアパターンである。フォトレジスト層を
スピンコティング方式で塗布し、これをビアホール用の
開口を有するフォトマスクを利用して露光し、現像する
通常の方式によってフォレジスタパターン３３を形成す
る。シリコン酸化窒化膜はＡＲＣ（ａｎｔｉ ｒｅｆｌ
ｅｃｔｉｏｎ ｃｏａｔｉｎｇ）のために塗布されたも
のではないが、ＡＲＣの役割もするので、高集積半導体
装置の精密なパターニングに役に立つ。
【００２１】図４を参照すると、フォトレジストビアパ
ターン３３をエッチングマスクとして、先ず、湿式エッ
チングを実施する。シリコン酸化窒化膜３１にホールを
形成し、上側のＰＥ−ＴＥＯＳ膜１５の上部からエッチ
ングによってビアホールを形成する。エッチングにはＬ
ＡＬ溶液を使用し、上側のＰＥ−ＴＥＯＳ膜１５の全部
にビアホールが形成される前に湿式エッチングを中止す
る。通常、ＬＡＬ溶液を使用するエッチング清浄は、３
０乃至６０秒の間実施されることが一般的であるが、表
面のシリコン酸化窒化膜３１を除去し、アンダカットを
確実に形成するために、１００秒以上実施できる。通
常、ＰＥ−ＴＥＯＳ膜１５のエッチング率が高いので、
シリコン酸化窒化膜３１の下のＰＥ−ＴＥＯＳ膜１５に
もアンダカットが形成される。又、フォトレジストビア
パターン３３の下のシリコン酸化窒化膜３１’にも一部
アンダカットが形成される。アンダカット部分の上部を
構成するシリコン酸化窒化膜３１’の下面も一部がエッ
チングされるので、ビアホールの周辺でシリコン酸化窒
化膜３１’は尖り、薄くなった状態になる。
ターン３３をエッチングマスクとして、先ず、湿式エッ
チングを実施する。シリコン酸化窒化膜３１にホールを
形成し、上側のＰＥ−ＴＥＯＳ膜１５の上部からエッチ
ングによってビアホールを形成する。エッチングにはＬ
ＡＬ溶液を使用し、上側のＰＥ−ＴＥＯＳ膜１５の全部
にビアホールが形成される前に湿式エッチングを中止す
る。通常、ＬＡＬ溶液を使用するエッチング清浄は、３
０乃至６０秒の間実施されることが一般的であるが、表
面のシリコン酸化窒化膜３１を除去し、アンダカットを
確実に形成するために、１００秒以上実施できる。通
常、ＰＥ−ＴＥＯＳ膜１５のエッチング率が高いので、
シリコン酸化窒化膜３１の下のＰＥ−ＴＥＯＳ膜１５に
もアンダカットが形成される。又、フォトレジストビア
パターン３３の下のシリコン酸化窒化膜３１’にも一部
アンダカットが形成される。アンダカット部分の上部を
構成するシリコン酸化窒化膜３１’の下面も一部がエッ
チングされるので、ビアホールの周辺でシリコン酸化窒
化膜３１’は尖り、薄くなった状態になる。
【００２２】図５を参照すると、フォトレジストビアパ
ターン３３を残したまま、ＰＥ−ＴＥＯＳ膜１５、ＳＯ
Ｇ低誘電膜１３、下部のＰＥ−ＴＥＯＳ膜１１に対して
異方性乾式エッチングを実施する。異方性乾式エッチン
グには、エッチ液ガスのプラズマを形成し、電界を与え
て、一方に加速し追突させて、エッチング能率を高める
ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）
方式を多く使用する。ＳＯＧ低誘電膜１３は膜質が上下
のＰＥ−ＴＥＯＳ膜１１，１５に比べて構造が粗である
ので、エッチング率が高い。従って、異方性乾式エッチ
ングを実施するが、逆傾斜を形成する部分が発生する。
その結果、ＳＯＧ低誘電膜１３部分は側面側に凹んでボ
ーイングが発生する。乾式エッチングは基板の下部の導
電領域が露出するまで実施され、これによりビアホール
が形成される。
ターン３３を残したまま、ＰＥ−ＴＥＯＳ膜１５、ＳＯ
Ｇ低誘電膜１３、下部のＰＥ−ＴＥＯＳ膜１１に対して
異方性乾式エッチングを実施する。異方性乾式エッチン
グには、エッチ液ガスのプラズマを形成し、電界を与え
て、一方に加速し追突させて、エッチング能率を高める
ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）
方式を多く使用する。ＳＯＧ低誘電膜１３は膜質が上下
のＰＥ−ＴＥＯＳ膜１１，１５に比べて構造が粗である
ので、エッチング率が高い。従って、異方性乾式エッチ
ングを実施するが、逆傾斜を形成する部分が発生する。
その結果、ＳＯＧ低誘電膜１３部分は側面側に凹んでボ
ーイングが発生する。乾式エッチングは基板の下部の導
電領域が露出するまで実施され、これによりビアホール
が形成される。
【００２３】フォトレジストビアパターン３３は、アッ
シング又はアッシングと湿式ストリッピングを組み合わ
せた方法によって除去される。アッシング段階で供給さ
れる酸素は、低誘電膜１３の露出面において、低誘電膜
１３に含まれた水素又は炭素原子と作用して、水分又は
炭酸ガスを発生させうる。そして、低誘電膜１３に含ま
れた水分は高温で膜外に放出されながら膜の形態に影響
を与え得る。そのため、側壁が凹みが形成されて、ボー
イング現象が深刻化しうる。
シング又はアッシングと湿式ストリッピングを組み合わ
せた方法によって除去される。アッシング段階で供給さ
れる酸素は、低誘電膜１３の露出面において、低誘電膜
１３に含まれた水素又は炭素原子と作用して、水分又は
炭酸ガスを発生させうる。そして、低誘電膜１３に含ま
れた水分は高温で膜外に放出されながら膜の形態に影響
を与え得る。そのため、側壁が凹みが形成されて、ボー
イング現象が深刻化しうる。
【００２４】図６を参照すると、フォトレジストビアパ
ターンが除去され、ビアホールの側壁を構成する低誘電
膜１３にボーイング現象が発生した状態で、基板１０が
スパッタリング装置内に配置される。
ターンが除去され、ビアホールの側壁を構成する低誘電
膜１３にボーイング現象が発生した状態で、基板１０が
スパッタリング装置内に配置される。
【００２５】一般的に、スパッタリング積層を実施する
前に、界面の洗浄のためのスパッタエッチング又は高周
波エッチングを実施する。高周波エッチングは、ふくら
んでいる部分にその効果が集中して、ホールの入口を広
げる作用をする。従って、スパッタリング積層を実施す
る場合、高周波電力を調節し、電界方向を調節しながら
積層とエッチングを反復的に実施すると、積層物質が凹
んだ部分に堆積して、水平を基準にして、段差部分の傾
斜を緩やかにすることができる。
前に、界面の洗浄のためのスパッタエッチング又は高周
波エッチングを実施する。高周波エッチングは、ふくら
んでいる部分にその効果が集中して、ホールの入口を広
げる作用をする。従って、スパッタリング積層を実施す
る場合、高周波電力を調節し、電界方向を調節しながら
積層とエッチングを反復的に実施すると、積層物質が凹
んだ部分に堆積して、水平を基準にして、段差部分の傾
斜を緩やかにすることができる。
【００２６】本実施形態では、基板の大部分の表面を覆
っているシリコン酸化窒化膜３１’に対してエッチング
を実施する。ビアホールの入口は薄いながらも、シリコ
ン酸化窒化膜３１’によって覆われているので、初期段
階でＰＥ−ＴＥＯＳ１５膜に形成されたアンダカットに
よって拡張された幅以上に幅が広くなることはない。一
方、ビアホールの内部では、側壁の平均的傾斜面を基準
にして、該基準に対してふくらんでいる部分に対してエ
ッチング作用が集中する。従って、ボーイングの逆傾斜
部分である上部と他の突出した部分では、エッチングが
進んで、ホールの幅が拡張される。結果的に、傾斜面の
形状が次第に平均的傾斜面になりながら全体的に傾斜が
緩やかになる。
っているシリコン酸化窒化膜３１’に対してエッチング
を実施する。ビアホールの入口は薄いながらも、シリコ
ン酸化窒化膜３１’によって覆われているので、初期段
階でＰＥ−ＴＥＯＳ１５膜に形成されたアンダカットに
よって拡張された幅以上に幅が広くなることはない。一
方、ビアホールの内部では、側壁の平均的傾斜面を基準
にして、該基準に対してふくらんでいる部分に対してエ
ッチング作用が集中する。従って、ボーイングの逆傾斜
部分である上部と他の突出した部分では、エッチングが
進んで、ホールの幅が拡張される。結果的に、傾斜面の
形状が次第に平均的傾斜面になりながら全体的に傾斜が
緩やかになる。
【００２７】高周波エッチングを続けて実施すると、基
板を覆っているシリコン酸化窒化膜３１’が消耗され、
相対的に膜の薄いビアホールの周辺からエッチングされ
て、ビアホールの上部の幅が広くなる。この段階で、ア
ンダカットが形成されて傾斜が緩やかな部分に対してエ
ッチングが実施され、これによりビアホールの全体の傾
斜が平均化されるので、この部分の傾斜は次第に急にな
る。そして、ビアホールの上部の幅がアンダカットによ
って拡張された部分の幅に達するときに、リコン酸化窒
化膜３１’がほぼ消耗される。
板を覆っているシリコン酸化窒化膜３１’が消耗され、
相対的に膜の薄いビアホールの周辺からエッチングされ
て、ビアホールの上部の幅が広くなる。この段階で、ア
ンダカットが形成されて傾斜が緩やかな部分に対してエ
ッチングが実施され、これによりビアホールの全体の傾
斜が平均化されるので、この部分の傾斜は次第に急にな
る。そして、ビアホールの上部の幅がアンダカットによ
って拡張された部分の幅に達するときに、リコン酸化窒
化膜３１’がほぼ消耗される。
【００２８】リコン酸化窒化膜３１’が全部消耗される
と、ビアホールの上部幅は、非常に大きい幅に拡張され
るので、上部配線を区分しにくくなる。従って、ビアホ
ールの上部の最大幅は湿式エッチング段階のアンダカッ
トによる幅以上に拡張されることは望ましくなく、高周
波エッチングを中止することが必要である。通常の清浄
のための高周波エッチングは数十秒で十分であるが、本
発明での高周波エッチングは側壁の傾斜を緩やかにする
ために1分乃至2分間実施する。時間が長すぎると、基板
１０の下部導電領域がエッチングによって損傷され得
る。例えば、高周波エッチングは、ソースガスとして、
主にスパッタリングに使用するアルゴンガスを６ｓｃｃ
ｍで供給しながら、常温で、高周波電力が印加された環
境で１分間実施される。
と、ビアホールの上部幅は、非常に大きい幅に拡張され
るので、上部配線を区分しにくくなる。従って、ビアホ
ールの上部の最大幅は湿式エッチング段階のアンダカッ
トによる幅以上に拡張されることは望ましくなく、高周
波エッチングを中止することが必要である。通常の清浄
のための高周波エッチングは数十秒で十分であるが、本
発明での高周波エッチングは側壁の傾斜を緩やかにする
ために1分乃至2分間実施する。時間が長すぎると、基板
１０の下部導電領域がエッチングによって損傷され得
る。例えば、高周波エッチングは、ソースガスとして、
主にスパッタリングに使用するアルゴンガスを６ｓｃｃ
ｍで供給しながら、常温で、高周波電力が印加された環
境で１分間実施される。
【００２９】高周波エッチングの後、残留したシリコン
窒化膜は別途のエッチングによって除去できるが、該シ
リコン窒化膜は少量であり、絶縁膜であるので、残留さ
せた状態で後続工程を実施できる。
窒化膜は別途のエッチングによって除去できるが、該シ
リコン窒化膜は少量であり、絶縁膜であるので、残留さ
せた状態で後続工程を実施できる。
【００３０】図７を参照すると、図６の過程によってビ
アホールの側壁傾斜を緩やかにした後、同一のスパッタ
装備でスパッタリングによってアルミのような金属層２
７でビアホールを充填する。ビアホールの入口が鈍角に
なり、オーバーハングが軽減されるので、熱を加えてフ
ローする段階でアルミはビアホールの入口の円満な曲線
に沿ってビアホールを容易に充填する。必要によってア
ルミスパッタリングの前にチタン、チタン窒化膜のよう
なバリヤメタルを積層できる。熱フローによってビアホ
ールにコンタクトプラグが十分に形成されると、パター
ニングによって上部配線を形成できる。
アホールの側壁傾斜を緩やかにした後、同一のスパッタ
装備でスパッタリングによってアルミのような金属層２
７でビアホールを充填する。ビアホールの入口が鈍角に
なり、オーバーハングが軽減されるので、熱を加えてフ
ローする段階でアルミはビアホールの入口の円満な曲線
に沿ってビアホールを容易に充填する。必要によってア
ルミスパッタリングの前にチタン、チタン窒化膜のよう
なバリヤメタルを積層できる。熱フローによってビアホ
ールにコンタクトプラグが十分に形成されると、パター
ニングによって上部配線を形成できる。
【００３１】
【発明の効果】本発明によると、多層配線を含む高集積
半導体装置の製造において、寄生キャパシタによる信号
遅延が少ないＳＯＧ低誘電膜を層間絶縁膜として使用し
ても、良好なプロファイルのビアコンタクトを形成し
て、信頼性のある半導体装置を形成できる。
半導体装置の製造において、寄生キャパシタによる信号
遅延が少ないＳＯＧ低誘電膜を層間絶縁膜として使用し
ても、良好なプロファイルのビアコンタクトを形成し
て、信頼性のある半導体装置を形成できる。
【図１】従来技術でボーイングが発生したビアホールに
金属層を充填する時、ボイドが発生した状態を示す断面
図である。
金属層を充填する時、ボイドが発生した状態を示す断面
図である。
【図２】本発明の好適な実施の形態によって半導体装置
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
【図３】本発明の好適な実施の形態によって半導体装置
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
【図４】本発明の好適な実施の形態によって半導体装置
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
【図５】本発明の好適な実施の形態によって半導体装置
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
【図６】本発明の好適な実施の形態によって半導体装置
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
【図７】本発明の好適な実施の形態によって半導体装置
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
の金属ビアコンタクトを形成する工程段階を示す工程断
面図である。
１０ 基板 １１，１５ ＰＥ−ＴＥＯＳ膜 １３ 低誘電膜 １７，２７ 金属層 １９ ボイド ２１ ボーイング ３１，３１’ シリコン酸化窒化膜 ３３ フォトレジスタビアパターン
フロントページの続き Ｆターム(参考） 4M104 BB02 BB14 CC01 DD08 DD09 DD11 DD12 DD16 DD18 DD19 DD22 DD37 DD71 DD78 EE08 EE12 EE14 EE15 EE17 FF17 FF18 FF22 HH13 HH14 HH15 HH20 5F033 HH08 HH09 HH18 HH33 JJ01 JJ08 JJ09 JJ18 JJ34 KK08 KK09 MM08 MM13 NN06 NN07 PP15 QQ04 QQ09 QQ10 QQ13 QQ14 QQ16 QQ19 QQ22 QQ28 QQ33 QQ34 QQ37 QQ73 QQ75 QQ84 QQ92 RR04 RR08 RR09 RR11 SS04 SS15 SS22 TT02 XX00 XX02 XX03 XX04 XX09 XX24 XX31 5F058 BA20 BD02 BD04 BD07 BD15 BF02 BF25 BF46 BH01 BH13 BJ02
Claims (10)
- 【請求項１】 基板の上に第１絶縁膜、ＳＯＧ低誘電
膜、第２誘電膜、シリコン酸化窒化膜の４層構造を有す
る層間絶縁膜と、 前記層間絶縁膜にスパッタリングによって形成された、
上部は広く、下部は狭い金属ビアコンタクトと、 を含むことを特徴とする半導体装置。 - 【請求項２】 前記第１絶縁膜と第２絶縁膜はＣＶＤシ
リコン酸化膜で形成されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記ＳＯＧ低誘電膜は無機ＳＯＧのＨＳ
Ｑで形成されていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 基板に第１絶縁膜、ＳＯＧ低誘電膜、第
２誘電膜及びシリコン酸化窒化膜を順次に積層する段階
と、 フォトレジストビアパターンを形成する段階と、 前記フォトレジストビアパターンをエッチングマスクと
して前記シリコン酸化窒化膜及び前記第２絶縁膜の一部
を湿式エッチングする段階と、 前記フォトレジストビアパターンをエッチングマスクと
して異方性エッチングして、前記基板の上面を露出させ
るビアホールを形成する段階と、 前記フォトレジストビアパターンを除去する段階と、 前記フォトレジストビアパターンを除去した前記基板に
対して高周波エッチングを実施して前記ビアホールの逆
傾斜部分を除去する段階と、 逆傾斜を除去した前記ビアホールに金属プラグを形成す
る段階とを含むことを特徴とする半導体装置の形成方
法。 - 【請求項５】 前記フォトレジストビアパターンを除去
する段階は、アッシング又はアッシングとストリッピン
グの組み合せによって行われることを特徴とする請求項
４に記載の半導体装置の形成方法。 - 【請求項６】 前記ビアホールの逆傾斜を除去するため
の高周波エッチング段階は、前記シリコン酸化窒化膜が
全部除去される時まで実施されることを特徴とする請求
項４に記載の半導体装置の形成方法。 - 【請求項７】 前記ビアホールに金属プラグを形成する
段階は、スパッタリング及び熱フロー工程によって行わ
れることを特徴とする請求項４に記載の半導体装置の形
成方法。 - 【請求項８】 前記スパッタリングはアルミスパッタリ
ングであることを特徴とする請求項７に記載の半導体装
置の形成方法。 - 【請求項９】 前記高周波エッチング段階は、スパッタ
装置において、前記金属プラグ形成方法とインサイチュ
ー法で実施されることを特徴とする請求項７に記載の半
導体装置の形成方法。 - 【請求項１０】 前記高周波エッチング段階は、前記湿
式エッチングによって前記第２絶縁膜に発生するアンダ
カット部分の幅以上に前記ビアホールの上部幅が拡張す
る前に中止されることを特徴とする請求項4に記載の半
導体装置の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-48089 | 2000-08-19 | ||
| KR1020000048089A KR100350811B1 (ko) | 2000-08-19 | 2000-08-19 | 반도체 장치의 금속 비아 콘택 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP5031956B2 JP5031956B2 (ja) | 2012-09-26 |
Family
ID=19684001
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001241310A Expired - Fee Related JP5031956B2 (ja) | 2000-08-19 | 2001-08-08 | 半導体装置の形成方法 |
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| Country | Link |
|---|---|
| US (2) | US6503829B2 (ja) |
| JP (1) | JP5031956B2 (ja) |
| KR (1) | KR100350811B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232228A (ja) * | 2009-03-25 | 2010-10-14 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| US8153488B2 (en) | 2009-03-24 | 2012-04-10 | Kabushiki Kaisha Toshiba | Method for manufacturing nonvolatile storage device |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432785B1 (ko) * | 2001-12-20 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7077992B2 (en) | 2002-07-11 | 2006-07-18 | Molecular Imprints, Inc. | Step and repeat imprint lithography processes |
| US6932934B2 (en) | 2002-07-11 | 2005-08-23 | Molecular Imprints, Inc. | Formation of discontinuous films during an imprint lithography process |
| US6743712B2 (en) * | 2002-07-12 | 2004-06-01 | Intel Corporation | Method of making a semiconductor device by forming a masking layer with a tapered etch profile |
| US6846756B2 (en) * | 2002-07-30 | 2005-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for preventing low-k dielectric layer cracking in multi-layered dual damascene metallization layers |
| US7071088B2 (en) * | 2002-08-23 | 2006-07-04 | Molecular Imprints, Inc. | Method for fabricating bulbous-shaped vias |
| US20040065252A1 (en) * | 2002-10-04 | 2004-04-08 | Sreenivasan Sidlgata V. | Method of forming a layer on a substrate to facilitate fabrication of metrology standards |
| JP4748990B2 (ja) * | 2003-02-06 | 2011-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
| KR100485388B1 (ko) * | 2003-02-28 | 2005-04-27 | 삼성전자주식회사 | 트렌치 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 |
| US6774032B1 (en) | 2003-05-30 | 2004-08-10 | Intel Corporation | Method of making a semiconductor device by forming a masking layer with a tapered etch profile |
| US7122482B2 (en) * | 2003-10-27 | 2006-10-17 | Molecular Imprints, Inc. | Methods for fabricating patterned features utilizing imprint lithography |
| KR100521050B1 (ko) * | 2003-12-30 | 2005-10-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100571409B1 (ko) * | 2003-12-31 | 2006-04-14 | 동부아남반도체 주식회사 | 반도체 소자의 배선 형성 방법 |
| BRPI0513345B1 (pt) * | 2004-07-14 | 2018-02-06 | Qualcomm Incorporated | Method and equipment for delivering keys |
| US20060017876A1 (en) * | 2004-07-23 | 2006-01-26 | Molecular Imprints, Inc. | Displays and method for fabricating displays |
| US7105452B2 (en) * | 2004-08-13 | 2006-09-12 | Molecular Imprints, Inc. | Method of planarizing a semiconductor substrate with an etching chemistry |
| DE102004042169B4 (de) * | 2004-08-31 | 2009-08-20 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Erhöhung des Füllvermögens in einem elektrochemischen Abscheideprozess durch Verrundung der Kanten und Gräben |
| US7244386B2 (en) | 2004-09-27 | 2007-07-17 | Molecular Imprints, Inc. | Method of compensating for a volumetric shrinkage of a material disposed upon a substrate to form a substantially planar structure therefrom |
| KR20060039571A (ko) * | 2004-11-03 | 2006-05-09 | 동부일렉트로닉스 주식회사 | 금속 배선 형성 방법 |
| US7357876B2 (en) * | 2004-12-01 | 2008-04-15 | Molecular Imprints, Inc. | Eliminating printability of sub-resolution defects in imprint lithography |
| JP4543976B2 (ja) * | 2005-03-16 | 2010-09-15 | ヤマハ株式会社 | 接続孔形成法 |
| US20070035026A1 (en) * | 2005-08-15 | 2007-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via in semiconductor device |
| KR100650766B1 (ko) * | 2005-11-08 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100713921B1 (ko) * | 2005-11-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7906058B2 (en) * | 2005-12-01 | 2011-03-15 | Molecular Imprints, Inc. | Bifurcated contact printing technique |
| US7803308B2 (en) * | 2005-12-01 | 2010-09-28 | Molecular Imprints, Inc. | Technique for separating a mold from solidified imprinting material |
| MY144847A (en) * | 2005-12-08 | 2011-11-30 | Molecular Imprints Inc | Method and system for double-sided patterning of substrates |
| US7670530B2 (en) * | 2006-01-20 | 2010-03-02 | Molecular Imprints, Inc. | Patterning substrates employing multiple chucks |
| KR100744665B1 (ko) * | 2005-12-22 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 컨택홀 형성방법 |
| US7802978B2 (en) | 2006-04-03 | 2010-09-28 | Molecular Imprints, Inc. | Imprinting of partial fields at the edge of the wafer |
| US8142850B2 (en) | 2006-04-03 | 2012-03-27 | Molecular Imprints, Inc. | Patterning a plurality of fields on a substrate to compensate for differing evaporation times |
| US8850980B2 (en) | 2006-04-03 | 2014-10-07 | Canon Nanotechnologies, Inc. | Tessellated patterns in imprint lithography |
| KR20090003153A (ko) * | 2006-04-03 | 2009-01-09 | 몰레큘러 임프린츠 인코퍼레이티드 | 다수의 필드와 정렬 마크를 갖는 기판을 동시에 패턴화하는방법 |
| US8012395B2 (en) * | 2006-04-18 | 2011-09-06 | Molecular Imprints, Inc. | Template having alignment marks formed of contrast material |
| US7547398B2 (en) * | 2006-04-18 | 2009-06-16 | Molecular Imprints, Inc. | Self-aligned process for fabricating imprint templates containing variously etched features |
| KR100755114B1 (ko) * | 2006-08-31 | 2007-09-04 | 동부일렉트로닉스 주식회사 | 콘택홀의 형성 방법 |
| US7940552B2 (en) * | 2007-04-30 | 2011-05-10 | Samsung Electronics Co., Ltd. | Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices |
| KR100914267B1 (ko) * | 2007-06-20 | 2009-08-27 | 삼성전자주식회사 | 가변저항 메모리 장치 및 그것의 형성방법 |
| KR101308549B1 (ko) * | 2007-07-12 | 2013-09-13 | 삼성전자주식회사 | 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법 |
| US7446036B1 (en) * | 2007-12-18 | 2008-11-04 | International Business Machines Corporation | Gap free anchored conductor and dielectric structure and method for fabrication thereof |
| US7579232B1 (en) * | 2008-07-11 | 2009-08-25 | Sandisk 3D Llc | Method of making a nonvolatile memory device including forming a pillar shaped semiconductor device and a shadow mask |
| US8227295B2 (en) * | 2008-10-16 | 2012-07-24 | Texas Instruments Incorporated | IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV |
| KR101027390B1 (ko) * | 2008-10-20 | 2011-04-11 | 서울시립대학교 산학협력단 | 경사벽을 갖는 비아홀 제조방법 |
| KR101952119B1 (ko) * | 2012-05-24 | 2019-02-28 | 삼성전자 주식회사 | 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법 |
| CN103489822B (zh) * | 2012-06-11 | 2016-12-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103545196B (zh) * | 2012-07-13 | 2017-04-19 | 中芯国际集成电路制造(上海)有限公司 | 金属互连线的制造方法 |
| CN103779271B (zh) * | 2012-10-26 | 2017-04-05 | 中微半导体设备(上海)有限公司 | 一种倒锥形轮廓刻蚀方法 |
| CN105225941A (zh) * | 2014-06-18 | 2016-01-06 | 上海华力微电子有限公司 | 改善低介电常数材质Kink缺陷的方法 |
| KR101868596B1 (ko) * | 2016-10-10 | 2018-06-19 | (주)아인스 | 비아 홀 형성 방법 및 이를 포함하는 비아 콘택 제조 방법 |
| KR101873834B1 (ko) * | 2016-10-10 | 2018-07-11 | (주)아인스 | 비아 홀 형성 방법 및 이를 포함하는 비아 콘택 제조 방법 |
| CN109243971B (zh) * | 2018-09-07 | 2021-04-20 | 成都海威华芯科技有限公司 | 一种半导体器件介质膜低角度蚀刻方法 |
| US10607922B1 (en) | 2018-10-24 | 2020-03-31 | International Business Machines Corporation | Controlling via critical dimension during fabrication of a semiconductor wafer |
| CN111508926B (zh) | 2019-01-31 | 2022-08-30 | 奥特斯(中国)有限公司 | 一种部件承载件以及制造部件承载件的方法 |
| US11532579B2 (en) * | 2020-07-13 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Passivation structure with increased thickness for metal pads |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260384A (ja) * | 1995-10-03 | 1997-10-03 | Texas Instr Inc <Ti> | 平坦な誘電体層の形成方法および多層配線パターン |
| JPH10256367A (ja) * | 1997-03-10 | 1998-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728608A (en) * | 1995-10-11 | 1998-03-17 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| KR970026317A (ko) | 1995-11-28 | 1997-06-24 | 김태구 | 체형에 맞도록 형태변화가 가능한 시트 |
| KR100423001B1 (ko) | 1996-06-29 | 2004-06-16 | 가부시키가이샤 산요붓산 | 봉인지(封印紙) |
| JPH10163317A (ja) * | 1996-11-28 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5968851A (en) * | 1997-03-19 | 1999-10-19 | Cypress Semiconductor Corp. | Controlled isotropic etch process and method of forming an opening in a dielectric layer |
| US5899748A (en) * | 1997-05-21 | 1999-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for anchoring via/contact in semiconductor devices and devices formed |
| TW386295B (en) * | 1997-11-15 | 2000-04-01 | Mosel Vitelic Inc | Method for forming vias in inter metal dielectric containing spin on glass layer |
| US5970376A (en) * | 1997-12-29 | 1999-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post via etch plasma treatment method for forming with attenuated lateral etching a residue free via through a silsesquioxane spin-on-glass (SOG) dielectric layer |
| JP2000091422A (ja) * | 1998-09-16 | 2000-03-31 | Sony Corp | 多層配線構造の製造方法 |
| JP3059159B1 (ja) * | 1998-10-19 | 2000-07-04 | 沖電気工業株式会社 | コンタクトホ―ルの形成方法 |
| US6087251A (en) * | 1998-10-30 | 2000-07-11 | United Microelectronics Corp. | Method of fabricating a dual damascene structure |
| US6200906B1 (en) * | 1998-12-17 | 2001-03-13 | Micron Technology, Inc. | Stepped photoresist profile and opening formed using the profile |
| US6258729B1 (en) * | 1999-09-02 | 2001-07-10 | Micron Technology, Inc. | Oxide etching method and structures resulting from same |
| US6385842B1 (en) * | 2000-01-14 | 2002-05-14 | Delaware Capital Formation, Inc. | Tube feeder having a zone on which components can pivot |
| US6372652B1 (en) * | 2000-01-31 | 2002-04-16 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a thin-film, electrically blowable fuse with a reproducible blowing wattage |
| US6358842B1 (en) * | 2000-08-07 | 2002-03-19 | Chartered Semiconductor Manufacturing Ltd. | Method to form damascene interconnects with sidewall passivation to protect organic dielectrics |
-
2000
- 2000-08-19 KR KR1020000048089A patent/KR100350811B1/ko not_active IP Right Cessation
-
2001
- 2001-03-21 US US09/812,564 patent/US6503829B2/en not_active Expired - Fee Related
- 2001-08-08 JP JP2001241310A patent/JP5031956B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-09 US US10/314,298 patent/US20030100176A1/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260384A (ja) * | 1995-10-03 | 1997-10-03 | Texas Instr Inc <Ti> | 平坦な誘電体層の形成方法および多層配線パターン |
| JPH10256367A (ja) * | 1997-03-10 | 1998-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8153488B2 (en) | 2009-03-24 | 2012-04-10 | Kabushiki Kaisha Toshiba | Method for manufacturing nonvolatile storage device |
| JP2010232228A (ja) * | 2009-03-25 | 2010-10-14 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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