JP2001244331A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2001244331A JP2001244331A JP2000050903A JP2000050903A JP2001244331A JP 2001244331 A JP2001244331 A JP 2001244331A JP 2000050903 A JP2000050903 A JP 2000050903A JP 2000050903 A JP2000050903 A JP 2000050903A JP 2001244331 A JP2001244331 A JP 2001244331A
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Abstract
(57)【要約】
【課題】 絶縁層に低誘電率材料を採用したダマシンプ
ロセスにおけるＣｕ配線の信頼度を向上することのでき
る技術を提供する。 【解決手段】 有機ＳＯＧ膜３ａおよびＴＥＯＳ酸化膜
３ｂが下層から順に堆積された積層膜によって構成され
る第２絶縁層３に溝パターン４が形成されており、この
溝パターン４の側壁に設けられたＴＥＯＳ酸化膜５を介
してバリア層６を形成することで、有機ＳＯＧ膜３ａと
バリア層６とが直接接するのを防ぐ。これによって、バ
リア層６の付き廻りや膜質が改善されて、溝パターン４
の内部に埋め込まれたＣｕ膜７からのＣｕの拡散を防止
する効果が向上する。
ロセスにおけるＣｕ配線の信頼度を向上することのでき
る技術を提供する。 【解決手段】 有機ＳＯＧ膜３ａおよびＴＥＯＳ酸化膜
３ｂが下層から順に堆積された積層膜によって構成され
る第２絶縁層３に溝パターン４が形成されており、この
溝パターン４の側壁に設けられたＴＥＯＳ酸化膜５を介
してバリア層６を形成することで、有機ＳＯＧ膜３ａと
バリア層６とが直接接するのを防ぐ。これによって、バ
リア層６の付き廻りや膜質が改善されて、溝パターン４
の内部に埋め込まれたＣｕ膜７からのＣｕの拡散を防止
する効果が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される銅（Ｃｕ）配線を有する半導体集積
回路装置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される銅（Ｃｕ）配線を有する半導体集積
回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】Ｃｕ配線は、低抵抗化が図れること、高
いエレクトロマイグレーション耐性を有することなどか
ら、０. ２μｍ以下のプロセスの配線層として有望視さ
れている。Ｃｕ配線の形成には、Ｃｕのエッチングまた
は絶縁層の埋め込みの難しさから、ダマシンプロセスが
採用されている。すなわち、半導体基板上に絶縁層を形
成した後、この絶縁層に配線の溝形状を形成し、次いで
スパッタリフロー法またはめっき法などによって絶縁層
の上層にＣｕ膜を成膜し、この後、ＣＭＰ（Chemical M
echanical Polishing ；化学的機械研磨）技術でその表
面を平坦化することで溝にＣｕを埋め込むみ、Ｃｕ配線
を形成する。
いエレクトロマイグレーション耐性を有することなどか
ら、０. ２μｍ以下のプロセスの配線層として有望視さ
れている。Ｃｕ配線の形成には、Ｃｕのエッチングまた
は絶縁層の埋め込みの難しさから、ダマシンプロセスが
採用されている。すなわち、半導体基板上に絶縁層を形
成した後、この絶縁層に配線の溝形状を形成し、次いで
スパッタリフロー法またはめっき法などによって絶縁層
の上層にＣｕ膜を成膜し、この後、ＣＭＰ（Chemical M
echanical Polishing ；化学的機械研磨）技術でその表
面を平坦化することで溝にＣｕを埋め込むみ、Ｃｕ配線
を形成する。
【０００３】ところで、Ｃｕ配線を埋め込む溝が形成さ
れる絶縁層には、エッチングストッパー膜およびＴＥＯ
Ｓ酸化膜が下層から順に堆積された積層膜が提案されて
いる。ＴＥＯＳ酸化膜は、ＴＥＯＳ（Tetra Ethyl Orth
o Silicate；Ｓｉ（ＯＣ2 Ｈ 5 ））ガスとオゾン
（Ｏ3 ）ガスとを用いたプラスマＣＶＤ（Chemical Vap
or Deposition ；化学的気相成長）法で成膜される。エ
ッチングストッパー膜には、比誘電率が２〜３程度と相
対的に低く、ＴＥＯＳ酸化膜に対してエッチング選択比
がとれる低誘電率材料が採用され、なかでも熱に対して
比較的安定であり、また湿度に対しても高い耐性を有す
る有機ＳＯＧ（Spin On Glass ）膜が絶縁層を構成する
材料として有望視されている。
れる絶縁層には、エッチングストッパー膜およびＴＥＯ
Ｓ酸化膜が下層から順に堆積された積層膜が提案されて
いる。ＴＥＯＳ酸化膜は、ＴＥＯＳ（Tetra Ethyl Orth
o Silicate；Ｓｉ（ＯＣ2 Ｈ 5 ））ガスとオゾン
（Ｏ3 ）ガスとを用いたプラスマＣＶＤ（Chemical Vap
or Deposition ；化学的気相成長）法で成膜される。エ
ッチングストッパー膜には、比誘電率が２〜３程度と相
対的に低く、ＴＥＯＳ酸化膜に対してエッチング選択比
がとれる低誘電率材料が採用され、なかでも熱に対して
比較的安定であり、また湿度に対しても高い耐性を有す
る有機ＳＯＧ（Spin On Glass ）膜が絶縁層を構成する
材料として有望視されている。
【０００４】なお、有機ＳＯＧ膜を絶縁層に適用したダ
マシンプロセスに関しては、例えば株式会社プレスジャ
ーナル発行「セミコンダクター・ワールド（Semiconduc
torWorld ）」１９９８年２月号、Ｐ１０３〜Ｐ１０７
などに記載されている。
マシンプロセスに関しては、例えば株式会社プレスジャ
ーナル発行「セミコンダクター・ワールド（Semiconduc
torWorld ）」１９９８年２月号、Ｐ１０３〜Ｐ１０７
などに記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、パターニングされたレジ
スト膜をマスクとしてＴＥＯＳ酸化膜および有機ＳＯＧ
膜を順次加工することにより溝パターンを形成した後、
レジスト膜を酸素プラズマで除去すると、有機ＳＯＧ膜
の膜質が粗となり、膜収縮によって有機ＳＯＧ膜にクラ
ックが生ずることが明らかとなった。
者が検討したところによると、パターニングされたレジ
スト膜をマスクとしてＴＥＯＳ酸化膜および有機ＳＯＧ
膜を順次加工することにより溝パターンを形成した後、
レジスト膜を酸素プラズマで除去すると、有機ＳＯＧ膜
の膜質が粗となり、膜収縮によって有機ＳＯＧ膜にクラ
ックが生ずることが明らかとなった。
【０００６】さらに、溝パターンの内壁にＣｕの拡散を
防止することのできる機能を有するバリア層を堆積して
も、有機ＳＯＧ膜と接するバリア層の付き廻りが悪く、
またバリア層の膜質の劣化によってＣｕの拡散防止機能
が低下して、隣接するＣｕ配線間でのＴＤＤＢ（Time D
ependent Dielectric Breakdown ；経時絶縁破壊）特性
が著しく劣化するという問題が生ずることも見いだされ
た。
防止することのできる機能を有するバリア層を堆積して
も、有機ＳＯＧ膜と接するバリア層の付き廻りが悪く、
またバリア層の膜質の劣化によってＣｕの拡散防止機能
が低下して、隣接するＣｕ配線間でのＴＤＤＢ（Time D
ependent Dielectric Breakdown ；経時絶縁破壊）特性
が著しく劣化するという問題が生ずることも見いだされ
た。
【０００７】本発明の目的は、絶縁層に低誘電率材料を
採用したダマシンプロセスにおけるＣｕ配線の信頼度を
向上することのできる技術を提供することにある。
採用したダマシンプロセスにおけるＣｕ配線の信頼度を
向上することのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、基板上の層間絶
縁層に設けられた凹パターンにＣｕ配線が埋め込まれて
おり、上記層間絶縁層を構成する少なくとも１層は低誘
電率材料であり、凹パターンの側壁に設けられた絶縁膜
を介してバリア層が形成されているものである。 （２）本発明の半導体集積回路装置は、基板上の層間絶
縁層に設けられた凹パターンにＣｕ配線が埋め込まれて
おり、上記層間絶縁層を構成する少なくとも１層は低誘
電率材料であり、凹パターンの側壁に設けられた絶縁膜
を介してバリア層が形成されており、上記絶縁膜をプラ
ズマＣＶＤ法または高密度プラズマＣＶＤ法で形成され
た酸化膜とするものである。 （３）本発明の半導体集積回路装置は、基板上の層間絶
縁層に設けられた凹パターンにＣｕ配線が埋め込まれて
おり、上記層間絶縁層を構成する少なくとも１層は低誘
電率材料であり、凹パターンの側壁に設けられた絶縁膜
を介してバリア層が形成されており、上記絶縁膜の厚さ
を０. ０１〜０. １μｍ程度とするものである。 （４）本発明の半導体集積回路装置は、基板上の層間絶
縁層に設けられた凹パターンにＣｕ配線が埋め込まれて
おり、上記層間絶縁層を構成する少なくとも１層は低誘
電率材料であり、凹パターンの側壁に設けられた絶縁膜
を介してバリア層が形成されており、上記低誘電率材料
を有機ＳＯＧ膜とするものである。 （５）本発明の半導体集積回路装置の製造方法であっ
て、基板上の層間絶縁層に設けられた凹パターンにＣｕ
配線を形成する際、基板上に少なくとも１層が低誘電率
材料で構成された層間絶縁層を形成する工程と、層間絶
縁層に凹パターンを形成する工程と、基板上に絶縁膜を
堆積した後、凹パターンの底部および絶縁層の上部の絶
縁膜を除去することにより凹パターンの側壁に絶縁膜を
設ける工程と、基板上にバリア層およびＣｕ膜を順次堆
積した後、凹パターンの外部のバリア層およびＣｕ膜を
除去することにより凹パターンの内部にバリア層および
Ｃｕ膜を埋め込む工程とを有するものである。 （６）本発明の半導体集積回路装置の製造方法は、前記
記載の半導体集積回路装置の製造方法において、上記絶
縁膜の厚さを０. ０１〜０. １μｍ程度とするものであ
る。 （７）本発明の半導体集積回路装置の製造方法は、前記
記載の半導体集積回路装置の製造方法において、スパッ
タエッチング法で凹パターンの底部および層間絶縁層の
上部の絶縁膜を除去するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、基板上の層間絶
縁層に設けられた凹パターンにＣｕ配線が埋め込まれて
おり、上記層間絶縁層を構成する少なくとも１層は低誘
電率材料であり、凹パターンの側壁に設けられた絶縁膜
を介してバリア層が形成されているものである。 （２）本発明の半導体集積回路装置は、基板上の層間絶
縁層に設けられた凹パターンにＣｕ配線が埋め込まれて
おり、上記層間絶縁層を構成する少なくとも１層は低誘
電率材料であり、凹パターンの側壁に設けられた絶縁膜
を介してバリア層が形成されており、上記絶縁膜をプラ
ズマＣＶＤ法または高密度プラズマＣＶＤ法で形成され
た酸化膜とするものである。 （３）本発明の半導体集積回路装置は、基板上の層間絶
縁層に設けられた凹パターンにＣｕ配線が埋め込まれて
おり、上記層間絶縁層を構成する少なくとも１層は低誘
電率材料であり、凹パターンの側壁に設けられた絶縁膜
を介してバリア層が形成されており、上記絶縁膜の厚さ
を０. ０１〜０. １μｍ程度とするものである。 （４）本発明の半導体集積回路装置は、基板上の層間絶
縁層に設けられた凹パターンにＣｕ配線が埋め込まれて
おり、上記層間絶縁層を構成する少なくとも１層は低誘
電率材料であり、凹パターンの側壁に設けられた絶縁膜
を介してバリア層が形成されており、上記低誘電率材料
を有機ＳＯＧ膜とするものである。 （５）本発明の半導体集積回路装置の製造方法であっ
て、基板上の層間絶縁層に設けられた凹パターンにＣｕ
配線を形成する際、基板上に少なくとも１層が低誘電率
材料で構成された層間絶縁層を形成する工程と、層間絶
縁層に凹パターンを形成する工程と、基板上に絶縁膜を
堆積した後、凹パターンの底部および絶縁層の上部の絶
縁膜を除去することにより凹パターンの側壁に絶縁膜を
設ける工程と、基板上にバリア層およびＣｕ膜を順次堆
積した後、凹パターンの外部のバリア層およびＣｕ膜を
除去することにより凹パターンの内部にバリア層および
Ｃｕ膜を埋め込む工程とを有するものである。 （６）本発明の半導体集積回路装置の製造方法は、前記
記載の半導体集積回路装置の製造方法において、上記絶
縁膜の厚さを０. ０１〜０. １μｍ程度とするものであ
る。 （７）本発明の半導体集積回路装置の製造方法は、前記
記載の半導体集積回路装置の製造方法において、スパッ
タエッチング法で凹パターンの底部および層間絶縁層の
上部の絶縁膜を除去するものである。
【００１０】上記した手段によれば、低誘電率材料が露
出した凹パターンの内壁に絶縁膜を介してバリア層を形
成することで、低誘電率材料にバリア層が接するのを防
ぐことができるので、バリア層の付き廻りや膜質が改善
されて、凹パターンの内部に埋め込まれたＣｕ膜からの
Ｃｕの拡散を防止する効果が向上する。これによって、
隣接するＣｕ配線間のリーク電流が低減でき、さらにＴ
ＤＤＢ特性の劣化を抑えることができる。
出した凹パターンの内壁に絶縁膜を介してバリア層を形
成することで、低誘電率材料にバリア層が接するのを防
ぐことができるので、バリア層の付き廻りや膜質が改善
されて、凹パターンの内部に埋め込まれたＣｕ膜からの
Ｃｕの拡散を防止する効果が向上する。これによって、
隣接するＣｕ配線間のリーク電流が低減でき、さらにＴ
ＤＤＢ特性の劣化を抑えることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１２】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１３】（実施の形態１）図１は、本発明の一実施
の形態であるシングルダマシンＣｕ配線を示す半導体基
板の要部断面図である。
の形態であるシングルダマシンＣｕ配線を示す半導体基
板の要部断面図である。
【００１４】半導体素子（図示せず）が形成された半導
体基板１上に第１絶縁層２が形成され、さらにこの第１
絶縁層２の上層に、０. １μｍ程度の厚さの低誘電率
膜、例えば有機ＳＯＧ膜３ａ（図中、網掛けのハッチン
グで示す）と０. ３μｍ程度の厚さのＴＥＯＳ酸化膜３
ｂとからなる積層膜によって構成される第２絶縁層３が
形成されている。
体基板１上に第１絶縁層２が形成され、さらにこの第１
絶縁層２の上層に、０. １μｍ程度の厚さの低誘電率
膜、例えば有機ＳＯＧ膜３ａ（図中、網掛けのハッチン
グで示す）と０. ３μｍ程度の厚さのＴＥＯＳ酸化膜３
ｂとからなる積層膜によって構成される第２絶縁層３が
形成されている。
【００１５】この第２絶縁層３に溝パターン４が設けら
れており、溝パターン４の内部側壁には０. ０１〜０.
１μｍ程度の厚さのＴＥＯＳ酸化膜５が形成されてい
る。このＴＥＯＳ酸化膜５を介して溝パターン４の内部
の側壁および底部には約０. ０５μｍ程度の厚さのバリ
ア層６が成膜されている。バリア層６は、ＴｉＮ、Ｔ
ａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳ
ｉＮなどによって構成され、Ｃｕの拡散またはＣｕの酸
化を防ぐ機能を有している。さらに、バリア層６の上層
に成膜されて溝パターン４の内部を埋め込んだＣｕ膜７
によってＣｕ配線ＭＬが構成されている。
れており、溝パターン４の内部側壁には０. ０１〜０.
１μｍ程度の厚さのＴＥＯＳ酸化膜５が形成されてい
る。このＴＥＯＳ酸化膜５を介して溝パターン４の内部
の側壁および底部には約０. ０５μｍ程度の厚さのバリ
ア層６が成膜されている。バリア層６は、ＴｉＮ、Ｔ
ａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳ
ｉＮなどによって構成され、Ｃｕの拡散またはＣｕの酸
化を防ぐ機能を有している。さらに、バリア層６の上層
に成膜されて溝パターン４の内部を埋め込んだＣｕ膜７
によってＣｕ配線ＭＬが構成されている。
【００１６】次に、本実施の形態１であるシングルダマ
シンＣｕ配線の製造方法を図２〜図５を用いて説明す
る。
シンＣｕ配線の製造方法を図２〜図５を用いて説明す
る。
【００１７】まず、図２に示すように、半導体素子が形
成された半導体基板１上に第１絶縁層２を形成する。次
いで、この第１絶縁層２の上層に、厚さ０. １μｍ程度
の有機ＳＯＧ膜３ａおよび厚さ０. ３μｍ程度のＴＥＯ
Ｓ酸化膜３ｂとを順次堆積して第２絶縁層３を構成す
る。有機ＳＯＧ膜３ａは、例えば塗布法によって成膜さ
れ、ＴＥＯＳ酸化膜３ｂは、例えばＴＥＯＳガスとＯ3
ガスとを用いたプラスマＣＶＤ法で成膜される。
成された半導体基板１上に第１絶縁層２を形成する。次
いで、この第１絶縁層２の上層に、厚さ０. １μｍ程度
の有機ＳＯＧ膜３ａおよび厚さ０. ３μｍ程度のＴＥＯ
Ｓ酸化膜３ｂとを順次堆積して第２絶縁層３を構成す
る。有機ＳＯＧ膜３ａは、例えば塗布法によって成膜さ
れ、ＴＥＯＳ酸化膜３ｂは、例えばＴＥＯＳガスとＯ3
ガスとを用いたプラスマＣＶＤ法で成膜される。
【００１８】次に、図３に示すように、レジストパター
ンをマスクとしてＴＥＯＳ酸化膜３ｂをエッチングす
る。この際、有機ＳＯＧ膜３ａがエッチングストッパー
膜として機能する。次いでこの有機ＳＯＧ膜３ａをエッ
チングすることにより、溝パターン４を形成する。溝パ
ターン４の幅は、例えば０. ５μｍ程度であり、その深
さは、例えば約０. ４μｍ程度である。この後、半導体
基板１上に厚さ約０. ０１〜０. １μｍ程度のＴＥＯＳ
酸化膜５を堆積する。ＴＥＯＳ酸化膜５は、例えばＴＥ
ＯＳガスとＯ3 ガスとを用いたプラスマＣＶＤ法で成膜
される。
ンをマスクとしてＴＥＯＳ酸化膜３ｂをエッチングす
る。この際、有機ＳＯＧ膜３ａがエッチングストッパー
膜として機能する。次いでこの有機ＳＯＧ膜３ａをエッ
チングすることにより、溝パターン４を形成する。溝パ
ターン４の幅は、例えば０. ５μｍ程度であり、その深
さは、例えば約０. ４μｍ程度である。この後、半導体
基板１上に厚さ約０. ０１〜０. １μｍ程度のＴＥＯＳ
酸化膜５を堆積する。ＴＥＯＳ酸化膜５は、例えばＴＥ
ＯＳガスとＯ3 ガスとを用いたプラスマＣＶＤ法で成膜
される。
【００１９】次いで、図４に示すように、アルゴン（Ａ
ｒ）ガスを用いたスパッタエッチングによって、ＴＥＯ
Ｓ酸化膜３ｂの上部および溝パターン４の底部のＴＥＯ
Ｓ酸化膜５を除去することにより、溝パターン４の内部
側壁にＴＥＯＳ酸化膜５を設ける。
ｒ）ガスを用いたスパッタエッチングによって、ＴＥＯ
Ｓ酸化膜３ｂの上部および溝パターン４の底部のＴＥＯ
Ｓ酸化膜５を除去することにより、溝パターン４の内部
側壁にＴＥＯＳ酸化膜５を設ける。
【００２０】次に、図５に示すように、半導体基板１上
に、Ｃｕの拡散を防止することのできる厚さ０. ０５μ
ｍ程度のバリア層６を堆積し、続いてスパッタリング法
による成膜、あるいはスパッタリング法とこれに続く電
解めっき法との連続成膜などによってＣｕ膜７を堆積す
る。Ｃｕ膜７の平坦部での厚さは、例えば０. ４〜０.
６μｍ程度である。
に、Ｃｕの拡散を防止することのできる厚さ０. ０５μ
ｍ程度のバリア層６を堆積し、続いてスパッタリング法
による成膜、あるいはスパッタリング法とこれに続く電
解めっき法との連続成膜などによってＣｕ膜７を堆積す
る。Ｃｕ膜７の平坦部での厚さは、例えば０. ４〜０.
６μｍ程度である。
【００２１】次いで、半導体基板１に熱処理を施して、
Ｃｕ膜７を構成するＣｕ原子を流動現象によって溝パタ
ーン４の内部へ流し込む（リフロー処理）。リフロー処
理は、例えば水素雰囲気中で約４５０℃程度に半導体基
板１を加熱して約２分間行われる。
Ｃｕ膜７を構成するＣｕ原子を流動現象によって溝パタ
ーン４の内部へ流し込む（リフロー処理）。リフロー処
理は、例えば水素雰囲気中で約４５０℃程度に半導体基
板１を加熱して約２分間行われる。
【００２２】この後、Ｃｕ膜７の表面および露出したバ
リア層６をＣＭＰ法によって研磨して、溝パターン４に
バリア層６およびＣｕ膜７を埋め込むことによって、前
記図１に記載したＣｕ配線ＭＬが形成される。
リア層６をＣＭＰ法によって研磨して、溝パターン４に
バリア層６およびＣｕ膜７を埋め込むことによって、前
記図１に記載したＣｕ配線ＭＬが形成される。
【００２３】なお、本実施の形態１では、第２絶縁層３
を有機ＳＯＧ膜３ａおよびＴＥＯＳ酸化膜３ｂが下層か
ら順に堆積された積層膜としたが、図６に示すように、
第２絶縁層３を有機ＳＯＧ膜３ａのみで構成してもよ
い。有機ＳＯＧ膜３ａのみによって構成される第２絶縁
層３の実効誘電率は、有機ＳＯＧ膜３ａおよびＴＥＯＳ
酸化膜３ｂによって構成される第２絶縁層３の実効誘電
率よりも低く、配線容量の低減を図ることができる。
を有機ＳＯＧ膜３ａおよびＴＥＯＳ酸化膜３ｂが下層か
ら順に堆積された積層膜としたが、図６に示すように、
第２絶縁層３を有機ＳＯＧ膜３ａのみで構成してもよ
い。有機ＳＯＧ膜３ａのみによって構成される第２絶縁
層３の実効誘電率は、有機ＳＯＧ膜３ａおよびＴＥＯＳ
酸化膜３ｂによって構成される第２絶縁層３の実効誘電
率よりも低く、配線容量の低減を図ることができる。
【００２４】このように、本実施の形態１によれば、有
機ＳＯＧ膜３ａが露出した溝パターン４の内壁にＴＥＯ
Ｓ酸化膜５を介してバリア層６を形成することで、バリ
ア層６の付き廻りや膜質が改善されて、溝パターン４の
内部に埋め込まれたＣｕ膜７からのＣｕの拡散を防止す
る効果が向上する。これによって、隣接するＣｕ配線Ｍ
Ｌ間のリーク電流が低減でき、さらにＴＤＤＢ特性の劣
化を抑えることができる。
機ＳＯＧ膜３ａが露出した溝パターン４の内壁にＴＥＯ
Ｓ酸化膜５を介してバリア層６を形成することで、バリ
ア層６の付き廻りや膜質が改善されて、溝パターン４の
内部に埋め込まれたＣｕ膜７からのＣｕの拡散を防止す
る効果が向上する。これによって、隣接するＣｕ配線Ｍ
Ｌ間のリーク電流が低減でき、さらにＴＤＤＢ特性の劣
化を抑えることができる。
【００２５】（実施の形態２）図７は、本発明の他の実
施の形態であるデュアルダマシンＣｕ配線を示す半導体
基板の要部断面図である。
施の形態であるデュアルダマシンＣｕ配線を示す半導体
基板の要部断面図である。
【００２６】半導体素子（図示せず）が形成された半導
体基板１１上に第１絶縁層１２が形成され、さらにこの
第１絶縁層１２の上層に第２絶縁層１３が形成されてい
る。この第２絶縁層１３には溝パターン１４が設けられ
ており、溝パターン１４の内部にバリア層１５が成膜さ
れている。さらに、バリア層１５の上層に成膜されて溝
パターン１４の内部を埋め込んだＣｕ膜１６によって第
１Ｃｕ配線ＭＬ1 が構成されている。
体基板１１上に第１絶縁層１２が形成され、さらにこの
第１絶縁層１２の上層に第２絶縁層１３が形成されてい
る。この第２絶縁層１３には溝パターン１４が設けられ
ており、溝パターン１４の内部にバリア層１５が成膜さ
れている。さらに、バリア層１５の上層に成膜されて溝
パターン１４の内部を埋め込んだＣｕ膜１６によって第
１Ｃｕ配線ＭＬ1 が構成されている。
【００２７】第１Ｃｕ配線ＭＬ1 の上層には、第１有機
ＳＯＧ膜１７ａ、第１ＴＥＯＳ酸化膜１７ｂ、第２有機
ＳＯＧ膜１７ｃおよび第２ＴＥＯＳ酸化膜１７ｄが下層
から順に堆積された積層膜が形成されている。
ＳＯＧ膜１７ａ、第１ＴＥＯＳ酸化膜１７ｂ、第２有機
ＳＯＧ膜１７ｃおよび第２ＴＥＯＳ酸化膜１７ｄが下層
から順に堆積された積層膜が形成されている。
【００２８】第１有機ＳＯＧ膜１７ａおよび第１ＴＥＯ
Ｓ酸化膜１７ｂに穴パターン１８が形成され、さらに第
２有機ＳＯＧ膜１７ｃおよび第２ＴＥＯＳ酸化膜１７ｄ
に上記穴パターン１８に接続する溝パターン１９が設け
られている。穴パターン１８および溝パターン１９の内
部側壁には０. ０１〜０. １μｍ程度の厚さの第３ＴＥ
ＯＳ酸化膜２０が形成されている。この第３ＴＥＯＳ酸
化膜２０を介して穴パターン１８の内部の側壁と底部、
ならびに溝パターン１９の内部の側壁には約０. ０５μ
ｍ程度の厚さのバリア層２１が成膜されている。さら
に、バリア層２１の上層に成膜されて穴パターン１８お
よび溝パターン１９の内部を埋め込んだＣｕ膜２２によ
って第２Ｃｕ配線ＭＬ2 が構成されている。
Ｓ酸化膜１７ｂに穴パターン１８が形成され、さらに第
２有機ＳＯＧ膜１７ｃおよび第２ＴＥＯＳ酸化膜１７ｄ
に上記穴パターン１８に接続する溝パターン１９が設け
られている。穴パターン１８および溝パターン１９の内
部側壁には０. ０１〜０. １μｍ程度の厚さの第３ＴＥ
ＯＳ酸化膜２０が形成されている。この第３ＴＥＯＳ酸
化膜２０を介して穴パターン１８の内部の側壁と底部、
ならびに溝パターン１９の内部の側壁には約０. ０５μ
ｍ程度の厚さのバリア層２１が成膜されている。さら
に、バリア層２１の上層に成膜されて穴パターン１８お
よび溝パターン１９の内部を埋め込んだＣｕ膜２２によ
って第２Ｃｕ配線ＭＬ2 が構成されている。
【００２９】次に、本実施の形態２であるデュアルダマ
シンＣｕ配線の製造方法を図８〜図１４を用いて説明す
る。
シンＣｕ配線の製造方法を図８〜図１４を用いて説明す
る。
【００３０】まず、図８に示すように、半導体素子が形
成された半導体基板１１上に第１絶縁層１２を形成す
る。次いで、この第１絶縁層１２の上層に、第１絶縁層
１２に対してエッチング選択比がとれる第２絶縁層１３
を形成する。
成された半導体基板１１上に第１絶縁層１２を形成す
る。次いで、この第１絶縁層１２の上層に、第１絶縁層
１２に対してエッチング選択比がとれる第２絶縁層１３
を形成する。
【００３１】次に、レジストパターンをマスクとして第
２絶縁層１３をエッチングすることにより溝パターン１
４を形成する。次いで、半導体基板１１上にバリア層１
５をスパッタリング法またはＣＶＤ法などによって堆積
し、続いてスパッタリング法による成膜、あるいはスパ
ッタリング法とこれに続く電解めっき法との連続成膜な
どによってＣｕ膜１６を堆積する。
２絶縁層１３をエッチングすることにより溝パターン１
４を形成する。次いで、半導体基板１１上にバリア層１
５をスパッタリング法またはＣＶＤ法などによって堆積
し、続いてスパッタリング法による成膜、あるいはスパ
ッタリング法とこれに続く電解めっき法との連続成膜な
どによってＣｕ膜１６を堆積する。
【００３２】この後、半導体基板１にリフロー処理を施
して、Ｃｕ膜１６を構成するＣｕ原子を流動現象によっ
て溝パターン１４の内部へ流し込んだ後、Ｃｕ膜１６の
表面および露出したバリア層１５をＣＭＰ法によって研
磨して、溝パターン１４にバリア層１５およびＣｕ膜１
６を埋め込むことにより、第１Ｃｕ配線ＭＬ1 を形成す
る。
して、Ｃｕ膜１６を構成するＣｕ原子を流動現象によっ
て溝パターン１４の内部へ流し込んだ後、Ｃｕ膜１６の
表面および露出したバリア層１５をＣＭＰ法によって研
磨して、溝パターン１４にバリア層１５およびＣｕ膜１
６を埋め込むことにより、第１Ｃｕ配線ＭＬ1 を形成す
る。
【００３３】次に、図９に示すように、半導体基板１上
に第１有機ＳＯＧ膜１７ａ、第１ＴＥＯＳ酸化膜１７
ｂ、第２有機ＳＯＧ膜１７ｃおよび第２ＴＥＯＳ酸化膜
１７ｄを順次堆積する。第１有機ＳＯＧ膜１７ａおよび
第２有機ＳＯＧ膜１７ｃは、例えば塗布法によって成膜
され、第１ＴＥＯＳ酸化膜１７ｂおよび第２ＴＥＯＳ酸
化膜１７ｄは、例えばＴＥＯＳガスとＯ3 ガスとを用い
たプラスマＣＶＤ法で成膜される。
に第１有機ＳＯＧ膜１７ａ、第１ＴＥＯＳ酸化膜１７
ｂ、第２有機ＳＯＧ膜１７ｃおよび第２ＴＥＯＳ酸化膜
１７ｄを順次堆積する。第１有機ＳＯＧ膜１７ａおよび
第２有機ＳＯＧ膜１７ｃは、例えば塗布法によって成膜
され、第１ＴＥＯＳ酸化膜１７ｂおよび第２ＴＥＯＳ酸
化膜１７ｄは、例えばＴＥＯＳガスとＯ3 ガスとを用い
たプラスマＣＶＤ法で成膜される。
【００３４】次に、図１０に示すように、レジストパタ
ーン２３をマスクとして、第２ＴＥＯＳ酸化膜１７ｄ、
第２有機ＳＯＧ膜１７ｃ、第１ＴＥＯＳ酸化膜１７ｂお
よび第１有機ＳＯＧ膜１７ａを順次エッチングすること
により、第１Ｃｕ配線ＭＬ1に達する穴パターン１８を
形成する。
ーン２３をマスクとして、第２ＴＥＯＳ酸化膜１７ｄ、
第２有機ＳＯＧ膜１７ｃ、第１ＴＥＯＳ酸化膜１７ｂお
よび第１有機ＳＯＧ膜１７ａを順次エッチングすること
により、第１Ｃｕ配線ＭＬ1に達する穴パターン１８を
形成する。
【００３５】次に、上記レジストパターン２３を除去し
た後、図１１に示すように、レジストパターン２４をマ
スクとして第２ＴＥＯＳ酸化膜１７ｄをエッチングす
る。この際、第２有機ＳＯＧ膜１７ｃがエッチングスト
ッパー膜として機能する。次に、この第２有機ＳＯＧ膜
１７ｃをエッチングすることにより、第２Ｃｕ配線ＭＬ
1 を埋め込む溝パターン１９を形成する。
た後、図１１に示すように、レジストパターン２４をマ
スクとして第２ＴＥＯＳ酸化膜１７ｄをエッチングす
る。この際、第２有機ＳＯＧ膜１７ｃがエッチングスト
ッパー膜として機能する。次に、この第２有機ＳＯＧ膜
１７ｃをエッチングすることにより、第２Ｃｕ配線ＭＬ
1 を埋め込む溝パターン１９を形成する。
【００３６】この後、上記レジストパターン２４を除去
した後、図１２に示すように、半導体基板１１上に厚さ
０. ０１〜０. １μｍ程度の第３ＴＥＯＳ酸化膜２０を
堆積する。第３ＴＥＯＳ酸化膜２０は、例えばＴＥＯＳ
ガスとＯ3 ガスとを用いたプラスマＣＶＤ法で成膜され
る。次いで、図１３に示すように、Ａｒガスを用いたス
パッタエッチングによって、第２ＴＥＯＳ酸化膜１７ｄ
の上部、穴パターン１８の底部および溝パターン１９の
底部の第３ＴＥＯＳ酸化膜２０を除去することにより、
穴パターン１８および溝パターン１９の内部側壁に第３
ＴＥＯＳ酸化膜２０を形成する。
した後、図１２に示すように、半導体基板１１上に厚さ
０. ０１〜０. １μｍ程度の第３ＴＥＯＳ酸化膜２０を
堆積する。第３ＴＥＯＳ酸化膜２０は、例えばＴＥＯＳ
ガスとＯ3 ガスとを用いたプラスマＣＶＤ法で成膜され
る。次いで、図１３に示すように、Ａｒガスを用いたス
パッタエッチングによって、第２ＴＥＯＳ酸化膜１７ｄ
の上部、穴パターン１８の底部および溝パターン１９の
底部の第３ＴＥＯＳ酸化膜２０を除去することにより、
穴パターン１８および溝パターン１９の内部側壁に第３
ＴＥＯＳ酸化膜２０を形成する。
【００３７】次に、図１４に示すように、半導体基板１
１上にバリア層２１を堆積し、続いてスパッタリング法
による成膜、あるいはスパッタリング法とこれに続く電
解めっき法との連続成膜などによってＣｕ膜２２を堆積
する。次いで、半導体基板１１にリフロー処理を施し
て、Ｃｕ膜２２を構成するＣｕ原子を流動現象によって
溝パターン１９の内部へ流し込む。
１上にバリア層２１を堆積し、続いてスパッタリング法
による成膜、あるいはスパッタリング法とこれに続く電
解めっき法との連続成膜などによってＣｕ膜２２を堆積
する。次いで、半導体基板１１にリフロー処理を施し
て、Ｃｕ膜２２を構成するＣｕ原子を流動現象によって
溝パターン１９の内部へ流し込む。
【００３８】この後、Ｃｕ膜２２の表面および露出した
バリア層２１をＣＭＰ法によって研磨して、穴パターン
１８および溝パターン１９にバリア層２１およびＣｕ膜
２２を埋め込むことによって、前記図７に記載した第２
Ｃｕ配線ＭＬ2 が形成される。
バリア層２１をＣＭＰ法によって研磨して、穴パターン
１８および溝パターン１９にバリア層２１およびＣｕ膜
２２を埋め込むことによって、前記図７に記載した第２
Ｃｕ配線ＭＬ2 が形成される。
【００３９】このように、本実施の形態２によれば、デ
ュアルダマシンに適用しても、第１有機ＳＯＧ膜１７ａ
が露出した穴パターン１８の内壁および第２有機ＳＯＧ
膜１７ｃが露出した溝パターン１９の内壁に第３ＴＥＯ
Ｓ酸化膜２０を介してバリア層２１を形成することで、
バリア層２１の付き廻りや膜質が改善されて、穴パター
ン１８および溝パターン１９の内部に埋め込まれたＣｕ
膜２２からのＣｕの拡散を防止する効果が向上する。こ
れによって、隣接する第２Ｃｕ配線ＭＬ2 間のリーク電
流が低減でき、さらにＴＤＤＢ特性の劣化を抑えること
ができる。
ュアルダマシンに適用しても、第１有機ＳＯＧ膜１７ａ
が露出した穴パターン１８の内壁および第２有機ＳＯＧ
膜１７ｃが露出した溝パターン１９の内壁に第３ＴＥＯ
Ｓ酸化膜２０を介してバリア層２１を形成することで、
バリア層２１の付き廻りや膜質が改善されて、穴パター
ン１８および溝パターン１９の内部に埋め込まれたＣｕ
膜２２からのＣｕの拡散を防止する効果が向上する。こ
れによって、隣接する第２Ｃｕ配線ＭＬ2 間のリーク電
流が低減でき、さらにＴＤＤＢ特性の劣化を抑えること
ができる。
【００４０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４１】例えば、前記実施の形態では、溝パターン
の側壁に設けられる良質の絶縁膜にプラズマＣＶＤ法で
形成されたＴＥＯＳ酸化膜を用いたが、ＨＤＰ（High D
ensity Plasma ；高密度プラズマ）ＣＶＤ法で形成され
たＳｉＯx 膜またはＳｉＯＦ膜などを用いてもよい。
の側壁に設けられる良質の絶縁膜にプラズマＣＶＤ法で
形成されたＴＥＯＳ酸化膜を用いたが、ＨＤＰ（High D
ensity Plasma ；高密度プラズマ）ＣＶＤ法で形成され
たＳｉＯx 膜またはＳｉＯＦ膜などを用いてもよい。
【００４２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４３】本発明によれば、隣接するダマシンＣｕ配
線間のリーク電流が低減し、さらにＴＤＤＢ特性の劣化
が抑えられることから、Ｃｕ配線の信頼度を向上するこ
とができる。
線間のリーク電流が低減し、さらにＴＤＤＢ特性の劣化
が抑えられることから、Ｃｕ配線の信頼度を向上するこ
とができる。
【図１】本発明の一実施の形態であるシングルダマシン
Ｃｕ配線を示す半導体基板の要部断面図である。
Ｃｕ配線を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるシングルダマシン
Ｃｕ配線の製造方法を示す半導体基板の要部断面図であ
る。
Ｃｕ配線の製造方法を示す半導体基板の要部断面図であ
る。
【図３】本発明の一実施の形態であるシングルダマシン
Ｃｕ配線の製造方法を示す半導体基板の要部断面図であ
る。
Ｃｕ配線の製造方法を示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるシングルダマシン
Ｃｕ配線の製造方法を示す半導体基板の要部断面図であ
る。
Ｃｕ配線の製造方法を示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるシングルダマシン
Ｃｕ配線の製造方法を示す半導体基板の要部断面図であ
る。
Ｃｕ配線の製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるシングルダマシン
Ｃｕ配線の変形例を示す半導体基板の要部断面図であ
る。
Ｃｕ配線の変形例を示す半導体基板の要部断面図であ
る。
【図７】本発明の他の実施の形態であるデュアルダマシ
ンＣｕ配線を示す半導体基板の要部断面図である。
ンＣｕ配線を示す半導体基板の要部断面図である。
【図８】本発明の他の実施の形態であるデュアルダマシ
ンＣｕ配線の製造方法を示す半導体基板の要部断面図で
ある。
ンＣｕ配線の製造方法を示す半導体基板の要部断面図で
ある。
【図９】本発明の他の実施の形態であるデュアルダマシ
ンＣｕ配線の製造方法を示す半導体基板の要部断面図で
ある。
ンＣｕ配線の製造方法を示す半導体基板の要部断面図で
ある。
【図１０】本発明の他の実施の形態であるデュアルダマ
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
【図１１】本発明の他の実施の形態であるデュアルダマ
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
【図１２】本発明の他の実施の形態であるデュアルダマ
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
【図１３】本発明の他の実施の形態であるデュアルダマ
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
【図１４】本発明の他の実施の形態であるデュアルダマ
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
シンＣｕ配線の製造方法を示す半導体基板の要部断面図
である。
１ 半導体基板 ２ 第１絶縁層 ３ 第２絶縁層 ３ａ 有機ＳＯＧ膜 ３ｂ ＴＥＯＳ酸化膜 ４ 溝パターン ５ ＴＥＯＳ酸化膜 ６ バリア層 ７ Ｃｕ膜 １１ 半導体基板 １２ 第１絶縁層 １３ 第２絶縁層 １４ 溝パターン １５ バリア層 １６ Ｃｕ膜 １７ａ 第１有機ＳＯＧ膜 １７ｂ 第１ＴＥＯＳ酸化膜 １７ｃ 第２有機ＳＯＧ膜 １７ｄ 第２ＴＥＯＳ酸化膜 １８ 穴パターン １９ 溝パターン ２０ 第３ＴＥＯＳ酸化膜 ２１ バリア層 ２２ Ｃｕ膜 ２３ レジストパターン ２４ レジストパターン ＭＬ Ｃｕ配線 ＭＬ1 第１Ｃｕ配線 ＭＬ2 第２Ｃｕ配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH19 HH21 HH27 HH28 HH30 HH32 HH33 HH34 JJ01 JJ11 JJ19 JJ21 JJ27 JJ28 JJ30 JJ32 JJ33 JJ34 KK11 KK19 KK21 KK27 KK28 KK30 KK32 KK33 KK34 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP27 QQ09 QQ14 QQ25 QQ37 QQ48 QQ73 QQ75 RR04 RR11 RR25 SS01 SS04 SS15 SS21 TT04 TT07 TT08 WW02 XX17 XX28
Claims (5)
- 【請求項１】 基板上の層間絶縁層に設けられた凹パタ
ーンにＣｕ配線が埋め込まれた半導体集積回路装置であ
って、 前記層間絶縁層を構成する少なくとも１層は低誘電率材
料であり、前記凹パターンの側壁に設けられた絶縁膜を
介してバリア層が形成されていることを特徴とする半導
体集積回路装置。 - 【請求項２】 基板上の層間絶縁層に設けられた凹パタ
ーンにＣｕ配線が埋め込まれた半導体集積回路装置であ
って、 前記層間絶縁層を構成する少なくとも１層は低誘電率材
料であり、前記凹パターンの側壁に設けられた絶縁膜を
介してバリア層が形成されており、前記絶縁膜がプラズ
マＣＶＤ法、高密度プラズマＣＶＤ法またはスパッタリ
ング法で形成された酸化膜であることを特徴とする半導
体集積回路装置。 - 【請求項３】 基板上の層間絶縁層に設けられた凹パタ
ーンにＣｕ配線が埋め込まれた半導体集積回路装置であ
って、 前記層間絶縁層を構成する少なくとも１層は低誘電率材
料であり、前記凹パターンの側壁に設けられた絶縁膜を
介してバリア層が形成されており、前記絶縁膜の厚さが
０. ０１〜０. １μｍ程度であることを特徴とする半導
体集積回路装置。 - 【請求項４】 基板上の層間絶縁層に設けられた凹パタ
ーンにＣｕ配線が埋め込まれた半導体集積回路装置であ
って、 前記層間絶縁層を構成する少なくとも１層は低誘電率材
料であり、前記凹パターンの側壁に設けられた絶縁膜を
介してバリア層が形成されており、前記低誘電率材料
は、有機ＳＯＧ膜であることを特徴とする半導体集積回
路装置。 - 【請求項５】 基板上の層間絶縁層に設けられた凹パタ
ーンにＣｕ配線を埋め込む半導体集積回路装置の製造方
法であって、（ａ）前記基板上に少なくとも１層が低誘
電率材料で構成された前記層間絶縁層を形成する工程
と、（ｂ）前記層間絶縁層に前記凹パターンを形成する
工程と、（ｃ）前記凹パターンの側壁に絶縁膜を設ける
工程と、（ｄ）前記凹パターンの内部にバリア層および
Ｃｕ膜を下層から順に埋め込む工程とを有することを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050903A JP2001244331A (ja) | 2000-02-28 | 2000-02-28 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050903A JP2001244331A (ja) | 2000-02-28 | 2000-02-28 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244331A true JP2001244331A (ja) | 2001-09-07 |
| JP2001244331A5 JP2001244331A5 (ja) | 2005-04-07 |
Family
ID=18572635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000050903A Pending JP2001244331A (ja) | 2000-02-28 | 2000-02-28 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001244331A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236141A (ja) * | 2004-02-20 | 2005-09-02 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2006245268A (ja) * | 2005-03-03 | 2006-09-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007027347A (ja) * | 2005-07-15 | 2007-02-01 | Sony Corp | 半導体装置およびその製造方法 |
| JP2008010630A (ja) * | 2006-06-29 | 2008-01-17 | Sharp Corp | 半導体装置およびその製造方法 |
| US7326641B2 (en) | 2003-12-04 | 2008-02-05 | Renesas Technology Corp. | Semiconductor device and method for manufacturing the same |
-
2000
- 2000-02-28 JP JP2000050903A patent/JP2001244331A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4540504B2 (ja) * | 2005-03-03 | 2010-09-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2007027347A (ja) * | 2005-07-15 | 2007-02-01 | Sony Corp | 半導体装置およびその製造方法 |
| JP2008010630A (ja) * | 2006-06-29 | 2008-01-17 | Sharp Corp | 半導体装置およびその製造方法 |
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