JP2000183158A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP2000183158A JP2000183158A JP35430498A JP35430498A JP2000183158A JP 2000183158 A JP2000183158 A JP 2000183158A JP 35430498 A JP35430498 A JP 35430498A JP 35430498 A JP35430498 A JP 35430498A JP 2000183158 A JP2000183158 A JP 2000183158A
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Abstract
(57)【要約】
【課題】 半導体集積回路装置及びその製造方法に関
し、簡単な手段を採ることで、従来の層間絶縁膜に比較
して低誘電率で、且つ、銅配線と組み合わせが可能な絶
縁膜を実現させ、信号伝播遅延が少ない多層配線をもつ
半導体集積回路装置が得られるようにする。 【解決手段】 配線７Ａと配線脇に在る層間絶縁膜３と
の間に空間３Ｂが設けられた構造を備える。
し、簡単な手段を採ることで、従来の層間絶縁膜に比較
して低誘電率で、且つ、銅配線と組み合わせが可能な絶
縁膜を実現させ、信号伝播遅延が少ない多層配線をもつ
半導体集積回路装置が得られるようにする。 【解決手段】 配線７Ａと配線脇に在る層間絶縁膜３と
の間に空間３Ｂが設けられた構造を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜を介して配
置された配線に於ける信号伝播遅延を低減した半導体集
積回路装置及びその製造方法に関する。
置された配線に於ける信号伝播遅延を低減した半導体集
積回路装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置では、集積度並びに
素子密度が益々向上しつつあり、従って、半導体素子を
多層化形成することが要求されている。
素子密度が益々向上しつつあり、従って、半導体素子を
多層化形成することが要求されている。
【０００３】半導体集積回路装置の多層配線に於いて
は、信号伝播遅延の発生が問題になっているところであ
り、その信号伝播速度は、配線抵抗と配線間の寄生容量
とに依って決定される。
は、信号伝播遅延の発生が問題になっているところであ
り、その信号伝播速度は、配線抵抗と配線間の寄生容量
とに依って決定される。
【０００４】一般に、半導体集積回路装置では、高集積
化に起因して配線幅も配線間隔も狭くなり、配線抵抗の
上昇及び配線間の寄生容量の増大を招来する原因になっ
ている。
化に起因して配線幅も配線間隔も狭くなり、配線抵抗の
上昇及び配線間の寄生容量の増大を招来する原因になっ
ている。
【０００５】また、配線間に介在する絶縁膜の容量も小
さくすることが好ましく、その為には、配線厚を薄くし
て且つ断面積を小さくすれば低減させることができるの
であるが、配線の抵抗が上昇してしまう為、信号伝播の
高速化には繋がらない。
さくすることが好ましく、その為には、配線厚を薄くし
て且つ断面積を小さくすれば低減させることができるの
であるが、配線の抵抗が上昇してしまう為、信号伝播の
高速化には繋がらない。
【０００６】現在、半導体集積回路装置に於ける信号伝
播の高速化には、低抵抗配線材料である銅の導入及び絶
縁膜の低誘電率化が必須であるとされていて、今後、高
速デバイスの開発には、低抵抗配線材料の適用と絶縁膜
の低誘電率化が成否を支配すると予測されている。
播の高速化には、低抵抗配線材料である銅の導入及び絶
縁膜の低誘電率化が必須であるとされていて、今後、高
速デバイスの開発には、低抵抗配線材料の適用と絶縁膜
の低誘電率化が成否を支配すると予測されている。
【０００７】これを更に詳細に説明すると、一般に、配
線遅延Ｔは、配線抵抗Ｒ及び配線間の容量Ｃに依る影響
を受け、 Ｔ∝ＣＲ ・・・・（１） なる式で表される。
線遅延Ｔは、配線抵抗Ｒ及び配線間の容量Ｃに依る影響
を受け、 Ｔ∝ＣＲ ・・・・（１） なる式で表される。
【０００８】式（１）に於ける配線間の容量Ｃと絶縁膜
の誘電率εr との間には、電極面積をＳ、真空の誘電率
をε0 、配線間隔をｄとすると、 Ｃ＝ε0 εr Ｓ／ｄ ・・・・（２） なる式で表される。
の誘電率εr との間には、電極面積をＳ、真空の誘電率
をε0 、配線間隔をｄとすると、 Ｃ＝ε0 εr Ｓ／ｄ ・・・・（２） なる式で表される。
【０００９】従って、配線遅延Ｔを小さくする為には、
配線抵抗Ｒを低下させると共に絶縁膜の低誘電率化が有
効な手段であることが判る。
配線抵抗Ｒを低下させると共に絶縁膜の低誘電率化が有
効な手段であることが判る。
【００１０】近年、低誘電率材料として、分子内にＳｉ
−Ｈを含むシリコーン樹脂（例えば商品名Ｆｏｘ：ダウ
コーニング社（米国）、又は、商品名ＯＣＤ−Ｔｙｐｅ
１２：東京応化工業（日本）など）が開発されている。
−Ｈを含むシリコーン樹脂（例えば商品名Ｆｏｘ：ダウ
コーニング社（米国）、又は、商品名ＯＣＤ−Ｔｙｐｅ
１２：東京応化工業（日本）など）が開発されている。
【００１１】このＳｉ−Ｈを含むシリコーン樹脂に代表
される塗布型半導体用絶縁材料は、熱処理条件を適切に
選択することで低誘電率絶縁材料として使用できるので
あるが、低抵抗配線材料の代表として期待されている銅
と接した状態で用いた場合、２００〔℃〕の熱処理で銅
が簡単に拡散してしまう。
される塗布型半導体用絶縁材料は、熱処理条件を適切に
選択することで低誘電率絶縁材料として使用できるので
あるが、低抵抗配線材料の代表として期待されている銅
と接した状態で用いた場合、２００〔℃〕の熱処理で銅
が簡単に拡散してしまう。
【００１２】この銅の拡散は、銅膜と絶縁膜との間にバ
リヤ・メタル膜を形成することで抑止することは可能で
あるが、絶縁膜の誘電率が上昇して信号伝播遅延を招く
旨の問題が起こり、銅を用いて配線を低抵抗化する意味
が失われてしまう。
リヤ・メタル膜を形成することで抑止することは可能で
あるが、絶縁膜の誘電率が上昇して信号伝播遅延を招く
旨の問題が起こり、銅を用いて配線を低抵抗化する意味
が失われてしまう。
【００１３】このように、アルミニウムに代わる低抵抗
配線材料として期待されている銅、及び、低誘電率の絶
縁膜を実用的デバイスに適用する場合、種々と未解決の
問題が存在している状態にある。
配線材料として期待されている銅、及び、低誘電率の絶
縁膜を実用的デバイスに適用する場合、種々と未解決の
問題が存在している状態にある。
【００１４】そのような問題を解消する一環として、有
機系低誘電率材料の評価を行ったのであるが、代表的な
有機系低誘電率材料とし知られているフッ素系絶縁材料
は、他の材料との密着性が良くないこと、また、ハイド
ロカーボン系材料は、酸化を受け易く且つ吸湿に依る誘
電率変動があることが問題視されている。
機系低誘電率材料の評価を行ったのであるが、代表的な
有機系低誘電率材料とし知られているフッ素系絶縁材料
は、他の材料との密着性が良くないこと、また、ハイド
ロカーボン系材料は、酸化を受け易く且つ吸湿に依る誘
電率変動があることが問題視されている。
【００１５】従って、高速の半導体集積回路装置を実現
する為に不可欠な低抵抗配線材料と低誘電率絶縁膜とを
組み合わせて多層配線を形成することは、現在、実用可
能になっていない段階にあり、また、その原因の中には
製造工程上の幾つかの問題も含まれている。
する為に不可欠な低抵抗配線材料と低誘電率絶縁膜とを
組み合わせて多層配線を形成することは、現在、実用可
能になっていない段階にあり、また、その原因の中には
製造工程上の幾つかの問題も含まれている。
【００１６】即ち、従来から多用されてきた多層配線形
成工程では、基板上に例えばアルミニウム膜を形成した
後、ドライ・エッチングして配線を形成するのである
が、銅を用いる場合には適切なエッチング・ガスが存在
しない為、アルミニウムを用いた場合のような工程は採
用することができない。
成工程では、基板上に例えばアルミニウム膜を形成した
後、ドライ・エッチングして配線を形成するのである
が、銅を用いる場合には適切なエッチング・ガスが存在
しない為、アルミニウムを用いた場合のような工程は採
用することができない。
【００１７】従って、銅を配線材料とした場合、基板上
に絶縁膜を形成してから、配線形成予定部分に対応する
絶縁膜に配線パターンの溝を形成して銅を埋め込むダマ
シン（ｄａｍａｓｃｅｎｅ）法、或いは、配線と共にバ
イア・ホール（ｖｉａ−ｈｏｌｅ）を埋め込む導電プラ
グを同時に形成するデュアル・ダマシン法が実施されて
いて、何れもアルミニウムを配線材料とした場合に比較
すると複雑な工程を採らざるを得ない。
に絶縁膜を形成してから、配線形成予定部分に対応する
絶縁膜に配線パターンの溝を形成して銅を埋め込むダマ
シン（ｄａｍａｓｃｅｎｅ）法、或いは、配線と共にバ
イア・ホール（ｖｉａ−ｈｏｌｅ）を埋め込む導電プラ
グを同時に形成するデュアル・ダマシン法が実施されて
いて、何れもアルミニウムを配線材料とした場合に比較
すると複雑な工程を採らざるを得ない。
【００１８】さて、ここで、並列する金属配線相互間に
在る通常の絶縁膜に於ける配線間容量を低減する為の注
目すべき技術が開示されている。即ち、金属配線相互間
に在る絶縁膜に空隙を導入し、金属配線間の容量を低減
しようとする技術である（要すれば、「特開平７−３２
６６７０号公報」、を参照）。
在る通常の絶縁膜に於ける配線間容量を低減する為の注
目すべき技術が開示されている。即ち、金属配線相互間
に在る絶縁膜に空隙を導入し、金属配線間の容量を低減
しようとする技術である（要すれば、「特開平７−３２
６６７０号公報」、を参照）。
【００１９】この空隙を導入した絶縁膜に依れば、従来
の絶縁膜と同様の絶縁特性を充分に維持しながら、金属
配線間の静電容量は低減することができるので、半導体
集積回路装置の電気的特性は向上するというものであ
る。
の絶縁膜と同様の絶縁特性を充分に維持しながら、金属
配線間の静電容量は低減することができるので、半導体
集積回路装置の電気的特性は向上するというものであ
る。
【００２０】然しながら、前記公知発明の技術では、絶
縁膜中に生成させる空隙のサイズを制御することができ
ないので、誘電率の均一性、或いは、機械的強度などの
面で信頼性が高い絶縁膜を実現することが困難であり、
しかも、その絶縁膜を用いる場合、従来の多層配線形成
工程でしか適用することができず、銅を用いたダマシン
法、或いは、デュアル・ダマシン法を実施することは不
可能である。
縁膜中に生成させる空隙のサイズを制御することができ
ないので、誘電率の均一性、或いは、機械的強度などの
面で信頼性が高い絶縁膜を実現することが困難であり、
しかも、その絶縁膜を用いる場合、従来の多層配線形成
工程でしか適用することができず、銅を用いたダマシン
法、或いは、デュアル・ダマシン法を実施することは不
可能である。
【００２１】
【発明が解決しようとする課題】本発明では、簡単な手
段を採ることで、従来の層間絶縁膜に比較して低誘電率
で、且つ、銅配線と組み合わせが可能な絶縁膜を実現さ
せ、信号伝播遅延が少ない多層配線をもつ半導体集積回
路装置が得られるようにする。
段を採ることで、従来の層間絶縁膜に比較して低誘電率
で、且つ、銅配線と組み合わせが可能な絶縁膜を実現さ
せ、信号伝播遅延が少ない多層配線をもつ半導体集積回
路装置が得られるようにする。
【００２２】
【課題を解決するための手段】本発明では、配線と層間
絶縁膜との間に空間を生成させて、層間絶縁膜の低誘電
率化及び銅の拡散防止を達成することが基本になってい
る。
絶縁膜との間に空間を生成させて、層間絶縁膜の低誘電
率化及び銅の拡散防止を達成することが基本になってい
る。
【００２３】前記したところから、本発明に依る半導体
集積回路装置及びその製造方法に於いては、 （１）配線（例えば配線７Ａ）と配線脇に在る絶縁膜
（例えば層間絶縁膜３）との間に空間（例えば空間３
Ｂ）が設けられた構造を備えてなることを特徴とする
か、又は、
集積回路装置及びその製造方法に於いては、 （１）配線（例えば配線７Ａ）と配線脇に在る絶縁膜
（例えば層間絶縁膜３）との間に空間（例えば空間３
Ｂ）が設けられた構造を備えてなることを特徴とする
か、又は、
【００２４】（２）絶縁膜（例えば層間絶縁膜３：図１
を参照）に配線溝（例えば配線溝３Ａ：図１を参照）を
形成する工程と、次いで、該配線溝内に空間生成膜（例
えば空間生成膜６：図２参照）を形成してから配線（例
えば配線７Ａ：図４参照）を埋め込む工程と、次いで、
空間生成膜を除去して配線と絶縁膜との間に空間（例え
ば空間３Ｂ：図４参照）を生成させる工程とが含まれて
なることを特徴とするか、又は、
を参照）に配線溝（例えば配線溝３Ａ：図１を参照）を
形成する工程と、次いで、該配線溝内に空間生成膜（例
えば空間生成膜６：図２参照）を形成してから配線（例
えば配線７Ａ：図４参照）を埋め込む工程と、次いで、
空間生成膜を除去して配線と絶縁膜との間に空間（例え
ば空間３Ｂ：図４参照）を生成させる工程とが含まれて
なることを特徴とするか、又は、
【００２５】（３）下層絶縁膜（例えば層間絶縁膜２
３：図１１を参照）にビア溝パターンをもつマスク（例
えばハード・マスク膜２４Ａ：図１１を参照）を形成す
る工程と、次いで、上層絶縁膜（例えば第２層目の層間
絶縁膜２６：図１２を参照）を形成する工程と、次い
で、上層絶縁膜に配線溝パターンをもつマスク（例えば
ハード・マスク膜２７Ａ）を形成する工程と、次いで、
上層絶縁膜及び下層絶縁膜をエッチングして配線溝（例
えば配線溝２６Ａ）及びビア溝（例えばビア溝２３Ａ）
を形成する工程と、次いで、該配線溝内及びビア溝内に
空間生成膜（例えば空間生成膜２９：図１３を参照）を
形成してからビア溝埋め込み導体（例えばビア溝埋め込
み導体３０Ｂ）及び配線（例えば配線３０Ａ）を埋め込
む工程と、次いで、空間生成膜を除去して配線と絶縁膜
との間に空間（例えば空間２９Ｂ）を生成させる工程と
が含まれてなることを特徴とする。
３：図１１を参照）にビア溝パターンをもつマスク（例
えばハード・マスク膜２４Ａ：図１１を参照）を形成す
る工程と、次いで、上層絶縁膜（例えば第２層目の層間
絶縁膜２６：図１２を参照）を形成する工程と、次い
で、上層絶縁膜に配線溝パターンをもつマスク（例えば
ハード・マスク膜２７Ａ）を形成する工程と、次いで、
上層絶縁膜及び下層絶縁膜をエッチングして配線溝（例
えば配線溝２６Ａ）及びビア溝（例えばビア溝２３Ａ）
を形成する工程と、次いで、該配線溝内及びビア溝内に
空間生成膜（例えば空間生成膜２９：図１３を参照）を
形成してからビア溝埋め込み導体（例えばビア溝埋め込
み導体３０Ｂ）及び配線（例えば配線３０Ａ）を埋め込
む工程と、次いで、空間生成膜を除去して配線と絶縁膜
との間に空間（例えば空間２９Ｂ）を生成させる工程と
が含まれてなることを特徴とする。
【００２６】前記手段を採ることに依り、層間絶縁膜を
低誘電率化することができ、また、配線材料に銅を用い
ても、銅が層間絶縁膜中に拡散することは少なくなり、
従って、信号伝播遅延が少ない多層配線をもつ半導体集
積回路装置を実現することができる。
低誘電率化することができ、また、配線材料に銅を用い
ても、銅が層間絶縁膜中に拡散することは少なくなり、
従って、信号伝播遅延が少ない多層配線をもつ半導体集
積回路装置を実現することができる。
【００２７】
【発明の実施の形態】実施の形態１ 図１乃至図７は本発明に於ける実施の形態１を説明する
為の工程要所に於ける半導体集積回路装置を表す要部切
断側面図であり、以下、これ等の図を参照しつつ説明す
る。
為の工程要所に於ける半導体集積回路装置を表す要部切
断側面図であり、以下、これ等の図を参照しつつ説明す
る。
【００２８】図１（Ａ）参照 １−（１） Ｓｉ半導体基板１にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用し、厚さが３０
〔ｎｍ〕であるＳｉＮからなるエッチング停止層２を形
成する。
ｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用し、厚さが３０
〔ｎｍ〕であるＳｉＮからなるエッチング停止層２を形
成する。
【００２９】１−（２） スピン・コート法を適用し、エッチング停止層２上に厚
さが０．５〔μｍ〕のＳｉ−Ｈ系材料である水素シルセ
スキオキサン（ＨＳＱ）からなる層間絶縁膜３を形成す
る。
さが０．５〔μｍ〕のＳｉ−Ｈ系材料である水素シルセ
スキオキサン（ＨＳＱ）からなる層間絶縁膜３を形成す
る。
【００３０】１−（３） ＣＶＤ法を適用し、層間絶縁膜３上に厚さが０．１〔μ
ｍ〕のＳｉＮ膜４を形成する。
ｍ〕のＳｉＮ膜４を形成する。
【００３１】１−（４） リソグラフィ技術に於けるレジスト・プロセスを適用
し、ＳｉＮ膜４上に配線パターンの開口５Ａをもつレジ
スト膜５を形成する。
し、ＳｉＮ膜４上に配線パターンの開口５Ａをもつレジ
スト膜５を形成する。
【００３２】図１（Ｂ）参照 １−（５） ＣＦ4 ＋Ｏ2 をエッチング・ガスとするドライ・エッチ
ング法を適用し、レジスト膜５をマスクとしてＳｉＮ膜
４のエッチングを行ない、配線パターンの開口をもつハ
ード・マスク膜４Ａを形成する。
ング法を適用し、レジスト膜５をマスクとしてＳｉＮ膜
４のエッチングを行ない、配線パターンの開口をもつハ
ード・マスク膜４Ａを形成する。
【００３３】１−（６） ＣＦ4 ＋Ｏ2 をエッチング・ガスとするドライ・エッチ
ング法を適用し、ハード・マスク膜４Ａをマスクとして
層間絶縁膜３のエッチングを行ない、配線溝３Ａを形成
する。
ング法を適用し、ハード・マスク膜４Ａをマスクとして
層間絶縁膜３のエッチングを行ない、配線溝３Ａを形成
する。
【００３４】図２（Ａ）参照 ２−（１） 酸素プラズマを利用したドライ・エッチング法を適用
し、ハード・マスク膜４Ａを形成した際のエッチング・
マスクとして使用したレジスト膜５を除去する。
し、ハード・マスク膜４Ａを形成した際のエッチング・
マスクとして使用したレジスト膜５を除去する。
【００３５】図２（Ｂ）参照 ２−（２） ＣＶＤ法を適用し、厚さが０．１〔μｍ〕であるＳｉＯ
2 からなる空間生成膜６を形成する。
2 からなる空間生成膜６を形成する。
【００３６】図３（Ａ）参照 ３−（１） 酸素プラズマを利用したドライ・エッチング法を適用
し、空間生成膜６のエッチ・バックを行って配線溝３Ａ
の側壁に在る空間生成膜６以外を除去する。
し、空間生成膜６のエッチ・バックを行って配線溝３Ａ
の側壁に在る空間生成膜６以外を除去する。
【００３７】図３（Ｂ）参照 ３−（２） スパッタリング法を適用し、厚さが０．０５〔μｍ〕で
あるＴｉＮからなるバリヤ金属膜（図示せず）を形成す
る。
あるＴｉＮからなるバリヤ金属膜（図示せず）を形成す
る。
【００３８】３−（３） 鍍金法を適用し、バリヤ金属膜上に厚さが０．７〔μ
ｍ〕の銅からなる配線膜７を形成する。
ｍ〕の銅からなる配線膜７を形成する。
【００３９】図４（Ａ）参照 ４−（１） ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐ
ｏｌｉｓｈｉｎｇ）法を適用し、配線溝外に在る配線膜
７及びバリヤ金属膜を研磨することに依って除去し、配
線溝内に埋め込まれた配線７Ａを形成する。
ｏｌｉｓｈｉｎｇ）法を適用し、配線溝外に在る配線膜
７及びバリヤ金属膜を研磨することに依って除去し、配
線溝内に埋め込まれた配線７Ａを形成する。
【００４０】図４（Ｂ）参照 ４−（２） ＣＦ4 ＋Ｏ2 をエッチング・ガスとするドライ・エッチ
ング法を適用し、配線溝の側壁に在る空間生成膜６を除
去して空間３Ｂを生成させる。尚、これで第１層目の配
線が完成したことになる。
ング法を適用し、配線溝の側壁に在る空間生成膜６を除
去して空間３Ｂを生成させる。尚、これで第１層目の配
線が完成したことになる。
【００４１】図５（Ａ）参照 ５−（１） ＣＶＤ法を適用し、全面に厚さが０．２〔μｍ〕のＳｉ
Ｎからなるキャップ層８を形成する。
Ｎからなるキャップ層８を形成する。
【００４２】図５（Ｂ）参照 ５−（２） スピン・コート法を適用し、キャップ層８上に厚さが
０．７〔μｍ〕のＳｉ−Ｈ系材料の層間絶縁膜９を形成
する。
０．７〔μｍ〕のＳｉ−Ｈ系材料の層間絶縁膜９を形成
する。
【００４３】５−（３） ＣＶＤ法を適用し、層間絶縁膜９上に厚さが０．１〔μ
ｍ〕のＳｉＮ膜１０を形成する。
ｍ〕のＳｉＮ膜１０を形成する。
【００４４】５−（４） リソグラフィ技術に於けるレジスト・プロセスを適用
し、ＳｉＮ膜１０上にビア溝パターンの開口１１Ａをも
つレジスト膜１１を形成する。
し、ＳｉＮ膜１０上にビア溝パターンの開口１１Ａをも
つレジスト膜１１を形成する。
【００４５】図６（Ａ）参照 ６−（１） ＣＦ4 ＋Ｏ2 をエッチング・ガスとするドライ・エッチ
ング法を適用し、レジスト膜１１をマスクとしてＳｉＮ
膜１０のエッチングを行ない、ビア溝パターンの開口を
もつハード・マスク膜１０Ａを形成する。
ング法を適用し、レジスト膜１１をマスクとしてＳｉＮ
膜１０のエッチングを行ない、ビア溝パターンの開口を
もつハード・マスク膜１０Ａを形成する。
【００４６】６−（２） ＣＦ4 ＋Ｏ2 をエッチング・ガスとするドライ・エッチ
ング法を適用し、ハード・マスク膜１０Ａをマスクとし
て層間絶縁膜９のエッチングを行ない、ビア溝９Ａを形
成する。
ング法を適用し、ハード・マスク膜１０Ａをマスクとし
て層間絶縁膜９のエッチングを行ない、ビア溝９Ａを形
成する。
【００４７】６−（３） 酸素プラズマを利用したドライ・エッチング法を適用
し、ハード・マスク膜１０Ａを形成した際のエッチング
・マスクとして使用したレジスト膜１１を除去する。
し、ハード・マスク膜１０Ａを形成した際のエッチング
・マスクとして使用したレジスト膜１１を除去する。
【００４８】図６（Ｂ）参照 ６−（３） スパッタリング法を適用し、厚さが０．０５〔μｍ〕の
ＴｉＮからなるバリヤ金属膜（図示せず）を形成する。
ＴｉＮからなるバリヤ金属膜（図示せず）を形成する。
【００４９】６−（４） 鍍金法を適用し、バリヤ金属膜上に厚さが１．０〔μ
ｍ〕の銅膜１２を形成する。
ｍ〕の銅膜１２を形成する。
【００５０】図７参照 ７−（１） ＣＭＰ法を適用し、ビア溝外の銅膜１２及びバリヤ金属
膜を研磨することに依って除去し、ビア溝内に埋め込ま
れたビア埋め込み導体１２Ａを形成する。
膜を研磨することに依って除去し、ビア溝内に埋め込ま
れたビア埋め込み導体１２Ａを形成する。
【００５１】尚、これで第２層目の配線を形成するのに
必要な下地構造が完成したことになる。
必要な下地構造が完成したことになる。
【００５２】ところで、ビア埋め込み導体１２Ａには、
配線７Ａの側面に在る空間３Ｂに相当する空間は設けら
れていないが、これは、ビア埋め込み導体１２Ａが極め
て狭小なものである為、その脇に空間を形成すること
は、現用プロセス技術で物理的に不可能なことに理由が
ある。
配線７Ａの側面に在る空間３Ｂに相当する空間は設けら
れていないが、これは、ビア埋め込み導体１２Ａが極め
て狭小なものである為、その脇に空間を形成すること
は、現用プロセス技術で物理的に不可能なことに理由が
ある。
【００５３】然しながら、ビア埋め込み導体１２Ａ及び
その近傍の構造が誘電率の増加に及ぼす影響は、配線７
Ａとは比較にならないほど小さいので、実際上に於いて
は殆ど問題にならない。
その近傍の構造が誘電率の増加に及ぼす影響は、配線７
Ａとは比較にならないほど小さいので、実際上に於いて
は殆ど問題にならない。
【００５４】本実施の形態では、前記工程を繰り返して
４層配線を形成してコンタクト抵抗を測定したところ、
２〔Ω〕以下が得られ、また、配線７Ａ間の誘電率は
２．５であった。
４層配線を形成してコンタクト抵抗を測定したところ、
２〔Ω〕以下が得られ、また、配線７Ａ間の誘電率は
２．５であった。
【００５５】図８は実施の形態１に依って作成した多層
配線に於ける配線間の誘電率を表す線図であり、横軸に
は多層配線を形成してから放置した時間を、また、縦軸
には誘電率をそれぞれ採ってある。
配線に於ける配線間の誘電率を表す線図であり、横軸に
は多層配線を形成してから放置した時間を、また、縦軸
には誘電率をそれぞれ採ってある。
【００５６】図に依れば、本発明に依って作成された絶
縁膜に於ける誘電率は、２００〔時間〕放置した後にも
２．５以下を維持していて、その値は殆ど変わらないこ
とが看取されよう。
縁膜に於ける誘電率は、２００〔時間〕放置した後にも
２．５以下を維持していて、その値は殆ど変わらないこ
とが看取されよう。
【００５７】実施の形態２ 実施の形態２は、実施の形態１と比較した場合、層間絶
縁膜３の材料が相違すること、及び、空間生成膜６の材
料が相違すること、を除き他の加工技術などは全く同じ
であるから、その相違点のみを挙げる。
縁膜３の材料が相違すること、及び、空間生成膜６の材
料が相違すること、を除き他の加工技術などは全く同じ
であるから、その相違点のみを挙げる。
【００５８】 層間絶縁膜３として、平均粒径が５０
０〔Å〕のＳｉＯ2 粒子を混合した厚さ０．５〔μｍ〕
のシリコーン樹脂（商品名 ＨＰＳ：触媒化成工業製）
を材料とするポーラス（多孔質）系層間絶縁膜を用いる
こと。
０〔Å〕のＳｉＯ2 粒子を混合した厚さ０．５〔μｍ〕
のシリコーン樹脂（商品名 ＨＰＳ：触媒化成工業製）
を材料とするポーラス（多孔質）系層間絶縁膜を用いる
こと。
【００５９】 層間絶縁膜３に形成した配線溝３Ａの
側壁を覆う空間生成膜６として、ＣＶＤ法で成膜した厚
さ０．１〔μｍ〕のパリレン−Ｆを材料とする空間生成
膜を用いること。
側壁を覆う空間生成膜６として、ＣＶＤ法で成膜した厚
さ０．１〔μｍ〕のパリレン−Ｆを材料とする空間生成
膜を用いること。
【００６０】 第２層目の層間絶縁膜９として、前記
ＨＰＳからなるポーラス系層間絶縁膜を用いること。
ＨＰＳからなるポーラス系層間絶縁膜を用いること。
【００６１】実施の形態２では、実施の形態１と同様、
同じ工程を繰り返して４層配線を形成してコンタクト抵
抗を測定したところ、２〔Ω〕以下が得られ、また、配
線間の誘電率は２．１であった。
同じ工程を繰り返して４層配線を形成してコンタクト抵
抗を測定したところ、２〔Ω〕以下が得られ、また、配
線間の誘電率は２．１であった。
【００６２】図９は実施の形態２に依って作成した多層
配線に於ける配線間の誘電率を表す線図であり、横軸に
は多層配線を形成してから放置した時間を、また、縦軸
には誘電率をそれぞれ採ってある。
配線に於ける配線間の誘電率を表す線図であり、横軸に
は多層配線を形成してから放置した時間を、また、縦軸
には誘電率をそれぞれ採ってある。
【００６３】図に依れば、本発明に依って作成された絶
縁膜に於ける誘電率は、２００〔時間〕放置した後にも
２．１以下を維持していて、その値は殆ど変わらないこ
とが看取されよう。
縁膜に於ける誘電率は、２００〔時間〕放置した後にも
２．１以下を維持していて、その値は殆ど変わらないこ
とが看取されよう。
【００６４】実施の形態３ 実施の形態３は、実施の形態１と比較した場合、層間絶
縁膜３の材料が相違すること、及び、層間絶縁膜３の材
料が相違することに起因して配線溝を形成する工程を実
施する時点が相違すること、を除き他の加工技術などは
全く同じであるから、その相違点のみを挙げる。
縁膜３の材料が相違すること、及び、層間絶縁膜３の材
料が相違することに起因して配線溝を形成する工程を実
施する時点が相違すること、を除き他の加工技術などは
全く同じであるから、その相違点のみを挙げる。
【００６５】 層間絶縁膜３として、厚さ０．５〔μ
ｍ〕のベンゾシクロブテン（ＢＣＢ：ダウケミカル社
製）を材料とする層間絶縁膜を用いること。
ｍ〕のベンゾシクロブテン（ＢＣＢ：ダウケミカル社
製）を材料とする層間絶縁膜を用いること。
【００６６】 ＢＣＢからなる層間絶縁膜は酸素プラ
ズマでエッチングされるので、ＳｉＮからなるハード・
マスク膜４Ａを形成した際のエッチング・マスクとして
使用したレジスト膜５を除去する酸素プラズマに依るド
ライ・エッチング工程を利用して配線溝を形成するこ
と。
ズマでエッチングされるので、ＳｉＮからなるハード・
マスク膜４Ａを形成した際のエッチング・マスクとして
使用したレジスト膜５を除去する酸素プラズマに依るド
ライ・エッチング工程を利用して配線溝を形成するこ
と。
【００６７】 第２層目の層間絶縁膜９として、前記
ＢＣＢからなる層間絶縁膜を用いること。
ＢＣＢからなる層間絶縁膜を用いること。
【００６８】本実施の形態では、実施の形態１と同様、
同じ工程を繰り返して４層配線を形成してコンタクト抵
抗を測定したところ、２〔Ω〕以下が得られ、また、配
線間の誘電率は２．４であった。
同じ工程を繰り返して４層配線を形成してコンタクト抵
抗を測定したところ、２〔Ω〕以下が得られ、また、配
線間の誘電率は２．４であった。
【００６９】図１０は実施の形態３に依って作成した多
層配線に於ける配線間の誘電率を表す線図であり、横軸
には多層配線を形成してから放置した時間を、また、縦
軸には誘電率をそれぞれ採ってある。
層配線に於ける配線間の誘電率を表す線図であり、横軸
には多層配線を形成してから放置した時間を、また、縦
軸には誘電率をそれぞれ採ってある。
【００７０】図に依れば、本発明に依って作成された絶
縁膜に於ける誘電率は、２００〔時間〕放置した後にも
２．４以下を維持していて、その値は殆ど変わらないこ
とが看取されよう。
縁膜に於ける誘電率は、２００〔時間〕放置した後にも
２．４以下を維持していて、その値は殆ど変わらないこ
とが看取されよう。
【００７１】実施の形態１乃至３は、ダマシン法を実施
した場合であるが、次に、デュアル・ダマシン法を実施
する場合について説明する。
した場合であるが、次に、デュアル・ダマシン法を実施
する場合について説明する。
【００７２】実施の形態４ 図１１乃至図１５は本発明に於ける実施の形態４を説明
する為の工程要所に於ける半導体集積回路装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。
する為の工程要所に於ける半導体集積回路装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。
【００７３】図１１（Ａ）参照 １１−（１） Ｓｉ半導体基板２１にＣＶＤ法を適用し、厚さが３０
〔ｎｍ〕であるＳｉＮからなるエッチング停止層２２を
形成する。
〔ｎｍ〕であるＳｉＮからなるエッチング停止層２２を
形成する。
【００７４】１１−（２） スピン・コート法を適用し、エッチング停止層２２上に
厚さが０．８〔μｍ〕であるＨＳＱからなる層間絶縁膜
２３を形成する。
厚さが０．８〔μｍ〕であるＨＳＱからなる層間絶縁膜
２３を形成する。
【００７５】１１−（３） ＣＶＤ法を適用し、層間絶縁膜２３上に厚さが０．１
〔μｍ〕のＳｉＮ膜２４形成する。
〔μｍ〕のＳｉＮ膜２４形成する。
【００７６】１１−（４） リソグラフィ技術に於けるレジスト・プロセスを適用
し、ＳｉＮ膜２４上にビア溝パターンの開口２５Ａをも
つレジスト膜２５を形成する。
し、ＳｉＮ膜２４上にビア溝パターンの開口２５Ａをも
つレジスト膜２５を形成する。
【００７７】図１１（Ｂ）参照 １１−（５） ＣＦ4 ＋Ｏ2 をエッチング・ガスとするドライ・エッチ
ング法を適用し、レジスト膜２５をマスクとしてＳｉＮ
膜２４のエッチングを行ない、ビア溝パターンの開口を
もつハード・マスク膜２４Ａを形成する。
ング法を適用し、レジスト膜２５をマスクとしてＳｉＮ
膜２４のエッチングを行ない、ビア溝パターンの開口を
もつハード・マスク膜２４Ａを形成する。
【００７８】１１−（６） 酸素プラズマを利用したドライ・エッチング法を適用
し、ハード・マスク膜２４Ａを形成した際のエッチング
・マスクとして使用したレジスト膜２５を除去する。
し、ハード・マスク膜２４Ａを形成した際のエッチング
・マスクとして使用したレジスト膜２５を除去する。
【００７９】図１２（Ａ）参照 １２−（１） スピン・コート法を適用し、全面に厚さが０．５〔μ
ｍ〕であるＨＳＱからなる第２層目の層間絶縁膜２６を
形成する。
ｍ〕であるＨＳＱからなる第２層目の層間絶縁膜２６を
形成する。
【００８０】１２−（２） ＣＶＤ法を適用し、層間絶縁膜２６上に厚さが０．１
〔μｍ〕のＳｉＮ膜２７形成する。
〔μｍ〕のＳｉＮ膜２７形成する。
【００８１】１２−（４） リソグラフィ技術に於けるレジスト・プロセスを適用
し、ＳｉＮ膜２７上に配線パターンの開口２８Ａをもつ
レジスト膜２８を形成する。
し、ＳｉＮ膜２７上に配線パターンの開口２８Ａをもつ
レジスト膜２８を形成する。
【００８２】図１２（Ｂ）参照 １２−（５） ＣＦ4 ＋Ｏ2 をエッチング・ガスとするドライ・エッチ
ング法を適用し、レジスト膜２８をマスクとしてＳｉＮ
膜２７のエッチングを行ない、配線パターンの開口をも
つハード・マスク膜２７Ａを形成する。
ング法を適用し、レジスト膜２８をマスクとしてＳｉＮ
膜２７のエッチングを行ない、配線パターンの開口をも
つハード・マスク膜２７Ａを形成する。
【００８３】１２−（６） 酸素プラズマを利用したドライ・エッチング法を適用
し、ハード・マスク膜２７Ａを形成した際のエッチング
・マスクとして使用したレジスト膜２８を除去する。
し、ハード・マスク膜２７Ａを形成した際のエッチング
・マスクとして使用したレジスト膜２８を除去する。
【００８４】図１３（Ａ）参照 １３−（１） ＣＦ4 ＋Ｏ2 をエッチング・ガスとするドライ・エッチ
ング法を適用し、ハード・マスク膜２７Ａをマスクとし
て層間絶縁膜２６のエッチングを行なって配線溝２６Ａ
を形成し、引き続き、ハード・マスク膜２４Ａをマスク
として層間絶縁膜２３のエッチングを行ってビア溝２３
Ａを形成する。
ング法を適用し、ハード・マスク膜２７Ａをマスクとし
て層間絶縁膜２６のエッチングを行なって配線溝２６Ａ
を形成し、引き続き、ハード・マスク膜２４Ａをマスク
として層間絶縁膜２３のエッチングを行ってビア溝２３
Ａを形成する。
【００８５】図１３（Ｂ）参照 １３−（２） ＣＶＤ法を適用し、厚さが０．１〔μｍ〕であるバリレ
ン−Ｆからなる空間生成膜２９を形成する。
ン−Ｆからなる空間生成膜２９を形成する。
【００８６】図１４（Ａ）参照 １４−（１） 酸素プラズマを利用したドライ・エッチング法を適用
し、空間生成膜２９のエッチ・バックを行って配線溝２
６Ａの側壁に在る空間生成膜２９及びビア溝２３Ａの側
壁に在る空間生成膜２９以外を除去する。
し、空間生成膜２９のエッチ・バックを行って配線溝２
６Ａの側壁に在る空間生成膜２９及びビア溝２３Ａの側
壁に在る空間生成膜２９以外を除去する。
【００８７】図１４（Ｂ）参照 １４−（２） スパッタリング法を適用し、厚さが０．０２〔μｍ〕で
あるＴｉＮからなるバリヤ金属膜（図示せず）を形成す
る。
あるＴｉＮからなるバリヤ金属膜（図示せず）を形成す
る。
【００８８】１４−（３） 鍍金法を適用し、バリヤ金属膜上に厚さが１．８〔μ
ｍ〕の銅からなる配線膜３０を形成する。
ｍ〕の銅からなる配線膜３０を形成する。
【００８９】図１５参照 １５−（１） ＣＭＰ法を適用し、配線溝外に在る配線膜３０及びバリ
ヤ金属膜を研磨することに依って除去し、配線溝内に埋
め込まれた配線３０Ａ及びビア埋め込み導体３０Ｂを形
成する。
ヤ金属膜を研磨することに依って除去し、配線溝内に埋
め込まれた配線３０Ａ及びビア埋め込み導体３０Ｂを形
成する。
【００９０】１５−（２） 酸素プラズマを利用したドライ・エッチング法を適用
し、配線溝の側壁に在る空間生成膜２９を除去して空間
２９Ｂを生成させる。尚、これで第２層目の配線を形成
するのに必要な下地構造が完成したことになる。
し、配線溝の側壁に在る空間生成膜２９を除去して空間
２９Ｂを生成させる。尚、これで第２層目の配線を形成
するのに必要な下地構造が完成したことになる。
【００９１】本実施の形態では、前記工程を繰り返して
４層配線を形成してコンタクト抵抗を測定したところ、
２〔Ω〕以下が得られ、また、配線３０Ａ間の誘電率は
２．４であった。
４層配線を形成してコンタクト抵抗を測定したところ、
２〔Ω〕以下が得られ、また、配線３０Ａ間の誘電率は
２．４であった。
【００９２】図１６は実施の形態４に依って作成した多
層配線に於ける配線間の誘電率を表す線図であり、横軸
には多層配線を形成してから放置した時間を、また、縦
軸には誘電率をそれぞれ採ってある。
層配線に於ける配線間の誘電率を表す線図であり、横軸
には多層配線を形成してから放置した時間を、また、縦
軸には誘電率をそれぞれ採ってある。
【００９３】図に依れば、本発明に依って作成された絶
縁膜に於ける誘電率は、２００〔時間〕放置した後にも
２．４以下を維持していて、その値は殆ど変わらないこ
とが看取されよう。
縁膜に於ける誘電率は、２００〔時間〕放置した後にも
２．４以下を維持していて、その値は殆ど変わらないこ
とが看取されよう。
【００９４】
【発明の効果】本発明に依る半導体集積回路装置及びそ
の製造方法に於いては、配線と配線脇に在る絶縁膜との
間に空間が設けられた構造を実現する。
の製造方法に於いては、配線と配線脇に在る絶縁膜との
間に空間が設けられた構造を実現する。
【００９５】前記構成を採ることに依り、層間絶縁膜を
低誘電率化することができ、また、配線材料に銅を用い
ても、銅が層間絶縁膜中に拡散することは少なくなり、
従って、信号伝播遅延が少ない多層配線をもつ半導体集
積回路装置を実現することができる。
低誘電率化することができ、また、配線材料に銅を用い
ても、銅が層間絶縁膜中に拡散することは少なくなり、
従って、信号伝播遅延が少ない多層配線をもつ半導体集
積回路装置を実現することができる。
【図１】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
【図２】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
【図３】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
【図４】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
【図５】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
【図６】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
【図７】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
程要所に於ける半導体集積回路装置を表す要部切断側面
図である。
【図８】実施の形態１に依って作成した多層配線に於け
る配線間の誘電率を表す線図である。
る配線間の誘電率を表す線図である。
【図９】実施の形態２に依って作成した多層配線に於け
る配線間の誘電率を表す線図である。
る配線間の誘電率を表す線図である。
【図１０】実施の形態３に依って作成した多層配線に於
ける配線間の誘電率を表す線図である。
ける配線間の誘電率を表す線図である。
【図１１】本発明に於ける実施の形態４を説明する為の
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
【図１２】本発明に於ける実施の形態４を説明する為の
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
【図１３】本発明に於ける実施の形態４を説明する為の
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
【図１４】本発明に於ける実施の形態４を説明する為の
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
【図１５】本発明に於ける実施の形態４を説明する為の
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
工程要所に於ける半導体集積回路装置を表す要部切断側
面図である。
【図１６】実施の形態４に依って作成した多層配線に於
ける配線間の誘電率を表す線図である。
ける配線間の誘電率を表す線図である。
１ Ｓｉ半導体基板 ２ エッチング停止層 ３ 層間絶縁膜 ３Ａ 配線溝 ３Ｂ 空間 ４ ＳｉＮ膜 ４Ａ ハード・マスク膜 ５ レジスト膜 ５Ａ 開口 ６ 空間生成膜 ７ 配線膜 ７Ａ 配線 ８ キャップ層 ９ 層間絶縁膜 ９Ａ ビア溝 １０ ＳｉＮ膜 １０Ａ ハード・マスク膜 １１ レジスト膜 １１Ａ 開口 １２ 銅膜 １２Ａ ビア埋め込み導体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中田 義弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 克己 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 JJ11 JJ33 KK11 KK33 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP26 QQ09 QQ11 QQ21 QQ25 QQ28 QQ30 QQ31 QQ37 QQ48 RR04 RR21 RR23 RR25 RR30 SS11 SS21 XX27
Claims (3)
- 【請求項１】配線と配線脇に在る絶縁膜との間に空間が
設けられた構造を備えてなることを特徴とする半導体集
積回路装置。 - 【請求項２】絶縁膜に配線溝を形成する工程と、 次いで、該配線溝内に空間生成膜を形成してから配線を
埋め込む工程と、 次いで、空間生成膜を除去して配線と絶縁膜との間に空
間を生成させる工程とが含まれてなることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項３】下層絶縁膜にビア溝パターンをもつマスク
を形成する工程と、 次いで、上層絶縁膜を形成する工程と、 次いで、上層絶縁膜に配線溝パターンをもつマスクを形
成する工程と、 次いで、上層絶縁膜及び下層絶縁膜をエッチングして配
線溝及びビア溝を形成する工程と、 次いで、該配線溝内及びビア溝内に空間生成膜を形成し
てからビア溝埋め込み導体及び配線を埋め込む工程と、 次いで、空間生成膜を除去して配線と絶縁膜との間に空
間を生成させる工程とが含まれてなることを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35430498A JP2000183158A (ja) | 1998-12-14 | 1998-12-14 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35430498A JP2000183158A (ja) | 1998-12-14 | 1998-12-14 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183158A true JP2000183158A (ja) | 2000-06-30 |
Family
ID=18436644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35430498A Withdrawn JP2000183158A (ja) | 1998-12-14 | 1998-12-14 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183158A (ja) |
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- 1998-12-14 JP JP35430498A patent/JP2000183158A/ja not_active Withdrawn
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